JPH0283896A - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- JPH0283896A JPH0283896A JP1199497A JP19949789A JPH0283896A JP H0283896 A JPH0283896 A JP H0283896A JP 1199497 A JP1199497 A JP 1199497A JP 19949789 A JP19949789 A JP 19949789A JP H0283896 A JPH0283896 A JP H0283896A
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- coupled
- memory
- signal
- data
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
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- Read Only Memory (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリの分野に関し、特に読出し専用メ
モリに関する。
モリに関する。
本発明は読出し専用メモ！、Ｉ（ＲＯＭ）、特Ｋ、マイ
クロプロセッサが１つのバスでアドレスとデータを時分
割多重するような場合にマイクロプロセッサと共に使用
されるメモリを指向している。アドレス／データ信号線
が共用されるシステムの１例である市販の製品は、Ｉｎ
ｔｅｌ Ｍｕｌｔｌｂｕｓである。
クロプロセッサが１つのバスでアドレスとデータを時分
割多重するような場合にマイクロプロセッサと共に使用
されるメモリを指向している。アドレス／データ信号線
が共用されるシステムの１例である市販の製品は、Ｉｎ
ｔｅｌ Ｍｕｌｔｌｂｕｓである。
このようなシステムにおいては、通常、アドレス信号は
外部ラッチにラッチされて、ＲＡＭ 、 ＲＯＭ 。
外部ラッチにラッチされて、ＲＡＭ 、 ＲＯＭ 。
Ｉ１０ポート、周辺装置などのマイクロプロセッサと共
に動作する回路により使用される。このようなマイクロ
プロセッサと関連する点についての従来技術の内容は第
１図を参照して以下にさらに詳細に説明される。
に動作する回路により使用される。このようなマイクロ
プロセッサと関連する点についての従来技術の内容は第
１図を参照して以下にさらに詳細に説明される。
本発明においては、ラッチはＲＯＭの内部に組込まれて
、アドレス信号を記憶する。アドレス信号はラッチから
、マイクロプロセッサと共に動作する他の回路に対して
利用可能となる。これに対し、従来、ＥＰＲＯＭを含む
メモリラッチが組込まれていたのは別の目的のためであ
る。
、アドレス信号を記憶する。アドレス信号はラッチから
、マイクロプロセッサと共に動作する他の回路に対して
利用可能となる。これに対し、従来、ＥＰＲＯＭを含む
メモリラッチが組込まれていたのは別の目的のためであ
る。
米国特許第４，５４５，０３８号（コラム１の４５行目
乃至コラム２の１５行目）には、プログラム可能読出し
専用メモリ（ＥＰＲＯＭ）のグラゲラミンクのために使
用されるデータを記憶するラッチが記載されている。ラ
ッチの説明を含むその他の文献は米国特許第４ 、５８
７ 、６３７号、第４ 、６１０ 、００４号、第４
、６４６ 、２６９号、 ！４，６９１，２９８号、第
４．７１５，０１７号、第４ 、７２５ 、９４５号及
び第４ 、４６０ 、９８２号である。
乃至コラム２の１５行目）には、プログラム可能読出し
専用メモリ（ＥＰＲＯＭ）のグラゲラミンクのために使
用されるデータを記憶するラッチが記載されている。ラ
ッチの説明を含むその他の文献は米国特許第４ 、５８
７ 、６３７号、第４ 、６１０ 、００４号、第４
、６４６ 、２６９号、 ！４，６９１，２９８号、第
４．７１５，０１７号、第４ 、７２５ 、９４５号及
び第４ 、４６０ 、９８２号である。
内部ラッチにアドレス信号を記憶するＥＦＲＯＭも市販
されているが、アドレスは内部での目的ノために使用さ
れるのみである。そのようなラッチを利用する。出願人
が知っている製品はＩｎｔｅｌＰａｒｔＮｈ ８７Ｃ２
５７と、崩８７Ｃ６４である。
されているが、アドレスは内部での目的ノために使用さ
れるのみである。そのようなラッチを利用する。出願人
が知っている製品はＩｎｔｅｌＰａｒｔＮｈ ８７Ｃ２
５７と、崩８７Ｃ６４である。
１枚の基板上に組込まれ、第１の複数本の信号線を有す
るマイクロプロセッサシステムと使用スるための読出し
専用メモリが記載される。メモリはデータを記憶するア
レイと、アレイに結合されて、アレイからデータを選択
するアドレスデコーダとを含む。第１の複数本の信号線
に結合されたラッチはそれらの信号線からアドレス信号
を受信する。ラッチの出力端子はアドレスデコーダに結
合される。アドレス信号は、通常速シに、アレイからア
ドレスデコーダを介してデータを選択する。
るマイクロプロセッサシステムと使用スるための読出し
専用メモリが記載される。メモリはデータを記憶するア
レイと、アレイに結合されて、アレイからデータを選択
するアドレスデコーダとを含む。第１の複数本の信号線
に結合されたラッチはそれらの信号線からアドレス信号
を受信する。ラッチの出力端子はアドレスデコーダに結
合される。アドレス信号は、通常速シに、アレイからア
ドレスデコーダを介してデータを選択する。
アレイからのデータは、読出し専用メモリからの結合が
可能になるように、第１の信号線に結合される。出力バ
ッファはＥＰＲＯＭと共に使用され、その入力端子はラ
ッチの出力端子に結合されている。出力バッファの出力
端子に結合される第２０複数本の信号線は、読出し専用
メモリからの出力として、アドレス信号を供給する。
可能になるように、第１の信号線に結合される。出力バ
ッファはＥＰＲＯＭと共に使用され、その入力端子はラ
ッチの出力端子に結合されている。出力バッファの出力
端子に結合される第２０複数本の信号線は、読出し専用
メモリからの出力として、アドレス信号を供給する。
本発明のその他の面は以下の実施例についての詳細な説
明の中に記載される。
明の中に記載される。
以下、マイクロプロセッサがアドレス信号とデータ信号
の双方に共用される信号線を利用するようなマイクロプ
ロセッサシステムと共に使用するだめの読出し専用メモ
リに関して説明する。以下の説明の中では、本発明の理
解を深めるために、信号線の特定の本数衣どの特定の事
項を詳細に数多く述べるが、そのような詳細な事項を示
さなくとも本発明を採用しうろことは尚業者には自明で
あろう。また、周知の回路については、それらを詳細に
説明することによシ本発明を不必要にわかシにくくする
のを避けるために、ブロック線図の形態で示す場合もあ
る。
の双方に共用される信号線を利用するようなマイクロプ
ロセッサシステムと共に使用するだめの読出し専用メモ
リに関して説明する。以下の説明の中では、本発明の理
解を深めるために、信号線の特定の本数衣どの特定の事
項を詳細に数多く述べるが、そのような詳細な事項を示
さなくとも本発明を採用しうろことは尚業者には自明で
あろう。また、周知の回路については、それらを詳細に
説明することによシ本発明を不必要にわかシにくくする
のを避けるために、ブロック線図の形態で示す場合もあ
る。
第１図の従来のコンピュータ
第１図には、２つのバスを有するマイクロコントローラ
又はマイクロプロセッサ１０が示されている。一方のバ
ス１１は、アドレス信号とデータ信号の双方を搬送する
複数本（たとえば８本）の信号線を含む。それらの信号
がバスにおいて時分割多重される方法は良く知られてい
る。通常、このバス１１は１つのアドレスの下位アドレ
スビットを搬送する。マイクロコントローラ１０に結合
される第２０バス１８は、たとえば、１つのアドレスの
上位の８ビツトを搬送する。場合によっては、それらの
ビットの一部が信号線２１を介してアドレスデコーダ２
２に接続されることもある。
又はマイクロプロセッサ１０が示されている。一方のバ
ス１１は、アドレス信号とデータ信号の双方を搬送する
複数本（たとえば８本）の信号線を含む。それらの信号
がバスにおいて時分割多重される方法は良く知られてい
る。通常、このバス１１は１つのアドレスの下位アドレ
スビットを搬送する。マイクロコントローラ１０に結合
される第２０バス１８は、たとえば、１つのアドレスの
上位の８ビツトを搬送する。場合によっては、それらの
ビットの一部が信号線２１を介してアドレスデコーダ２
２に接続されることもある。
それらのアドレス信号は、復号された後、コンピュータ
の様々な回路（及びボートなどの他の回路素子）を制御
（たとえばイネーブル）するために使用される。たとえ
ば、チップイネーブル信号は、ＥＰＲＯＭ１４ ｔイネ
ーブルするために、アドレスデコーダ２２からＥＰＲＯ
Ｍ１４に結合される。図示されるように、その他にも同
じような信号がＲに１５．タイマー／カウンタ２５．逐
次通信回路３１ 、 Ｉ１０ボー）２７．２８及び２９
．並びにその他のボート機能２６に結合される。（たと
えば、信号ＩＩＪ！ ２３ａ 、 ２３ｂ及び２３ｃは
Ｉ１０ボー）２７．２８及び２９をそれぞれイネーブル
するために結合される。） ＥＰＲＯＭ 、 ＲＡＭなどのいくつかの回路は、バス
１１に結合されるだけでなく、バス１３を介してアドレ
スチッチ１２からもアドレス信号を受信する。
の様々な回路（及びボートなどの他の回路素子）を制御
（たとえばイネーブル）するために使用される。たとえ
ば、チップイネーブル信号は、ＥＰＲＯＭ１４ ｔイネ
ーブルするために、アドレスデコーダ２２からＥＰＲＯ
Ｍ１４に結合される。図示されるように、その他にも同
じような信号がＲに１５．タイマー／カウンタ２５．逐
次通信回路３１ 、 Ｉ１０ボー）２７．２８及び２９
．並びにその他のボート機能２６に結合される。（たと
えば、信号ＩＩＪ！ ２３ａ 、 ２３ｂ及び２３ｃは
Ｉ１０ボー）２７．２８及び２９をそれぞれイネーブル
するために結合される。） ＥＰＲＯＭ 、 ＲＡＭなどのいくつかの回路は、バス
１１に結合されるだけでなく、バス１３を介してアドレ
スチッチ１２からもアドレス信号を受信する。
上位アドレス信号はアドレスラッチ１９からバス１８を
介してそれらの回路に結合される。
介してそれらの回路に結合される。
通常、マイクロコントローラ１０が発生したアドレスは
２つの外部集積回路、すなわちアドレスラッチ１２と、
アドレスラッチ１９とによシラツチされる。各アドレス
ラッチは、８ビットアドレス信号をバス１３及び１８に
結合できるように有効に記憶する。アドレスラッチ１２
及び１９はマイクロコントローラ１０を解放し、たとえ
ば回路、ポートなどにアドレス信号を供給している一方
で、バス１１を介してデータを受信するためにアドレス
／データバス１１をイネーブルする。
２つの外部集積回路、すなわちアドレスラッチ１２と、
アドレスラッチ１９とによシラツチされる。各アドレス
ラッチは、８ビットアドレス信号をバス１３及び１８に
結合できるように有効に記憶する。アドレスラッチ１２
及び１９はマイクロコントローラ１０を解放し、たとえ
ば回路、ポートなどにアドレス信号を供給している一方
で、バス１１を介してデータを受信するためにアドレス
／データバス１１をイネーブルする。
本発明は、第１図の回路におけるＥＰＲＯＭ１４の機能
を、アドレスラッチ１２及び１９によ〕実行される機能
と共に実行する改良されたＲＯＭを提供する。従って、
本発明は２つの構成要素を省略し、それによシ、第１図
のコンピュータシステムのコストを低減し且つその複雑
さを軽減するという利点を有する。
を、アドレスラッチ１２及び１９によ〕実行される機能
と共に実行する改良されたＲＯＭを提供する。従って、
本発明は２つの構成要素を省略し、それによシ、第１図
のコンピュータシステムのコストを低減し且つその複雑
さを軽減するという利点を有する。
第２図の実施例
本発明の現時点で好ましい実施例の１つが第２図に示さ
れている。第２図の回路は、その全てが１枚の基板又は
ダイ３０に含まれておシ、通常の金属酸化物半導体（Ｍ
ＯＳ）又は相補形ＭＯ８（０ＭＯ８）技術と周知の回路
を使用して製造することができる。現時点で好ましい実
施例においては、本発明は、メモリの各セルがポリシリ
コンフローティングゲートなどの電気的に絶縁された導
電ゲート部材に電荷を蓄積するフローティングゲートメ
モリデバイスを含むような電気的に、プログラム可能読
出し専用メモリで使用される。複数のそのようなメモリ
セルは、従来通りに、行と列を成して、第２図にメモリ
アレイ４７として示されるメモリアレイの形で配列され
ている。
れている。第２図の回路は、その全てが１枚の基板又は
ダイ３０に含まれておシ、通常の金属酸化物半導体（Ｍ
ＯＳ）又は相補形ＭＯ８（０ＭＯ８）技術と周知の回路
を使用して製造することができる。現時点で好ましい実
施例においては、本発明は、メモリの各セルがポリシリ
コンフローティングゲートなどの電気的に絶縁された導
電ゲート部材に電荷を蓄積するフローティングゲートメ
モリデバイスを含むような電気的に、プログラム可能読
出し専用メモリで使用される。複数のそのようなメモリ
セルは、従来通りに、行と列を成して、第２図にメモリ
アレイ４７として示されるメモリアレイの形で配列され
ている。
メモリアレイ４Ｔにおいて、セルはアドレスデコーダ４
６によシ選択される。このアドレスデコーダは通常通シ
に動作する。たとえば、読取シサイクルの間にアドレス
ビット（図示される実施例の場合は１６ビツト）を受信
すると、アドレスデコーダとメモリアレイは信号線４８
にデータを提供する。ここでは、便宜上、メモリアレイ
はアドレスデコーダ４６に印加されるアドレスごとに８
ビツトの出力を発生するものと仮定する。
６によシ選択される。このアドレスデコーダは通常通シ
に動作する。たとえば、読取シサイクルの間にアドレス
ビット（図示される実施例の場合は１６ビツト）を受信
すると、アドレスデコーダとメモリアレイは信号線４８
にデータを提供する。ここでは、便宜上、メモリアレイ
はアドレスデコーダ４６に印加されるアドレスごとに８
ビツトの出力を発生するものと仮定する。
本発明の場合、信号線３５（第１図のバス１８に対応し
ている）の上位アドレスビットはバッファ３８に結合さ
れる。バッファ３８はラッチ４１に接続されている。図
示される実施例では、ラッチ４１は、信号線３５を介し
てメモリに印加される、メモリによシ使用されるべき８
つのビット（Ａ８〜Ａ１５）を記憶する。コンピュータ
システムの他の構成要素はプロセッサからそれらの８ビ
ツトを受信する。ラッチ４１の出力はバッファ４３を介
してアドレスデコーダ４６に結合されて、アドレスデコ
ーダ４６にアドレスの上位８ビツトを供給する。
ている）の上位アドレスビットはバッファ３８に結合さ
れる。バッファ３８はラッチ４１に接続されている。図
示される実施例では、ラッチ４１は、信号線３５を介し
てメモリに印加される、メモリによシ使用されるべき８
つのビット（Ａ８〜Ａ１５）を記憶する。コンピュータ
システムの他の構成要素はプロセッサからそれらの８ビ
ツトを受信する。ラッチ４１の出力はバッファ４３を介
してアドレスデコーダ４６に結合されて、アドレスデコ
ーダ４６にアドレスの上位８ビツトを供給する。
下位アドレスビット／データバスである信号線３γ（第
１図のバス１１に対応している）はトランシーバ３９に
結合される。トランシーバ３９の出力端子はラッチ４２
に結合される。ラッチ４２は８つのビット（すなわち、
信号ＡＤＯ−ＡＤ７ ）を記憶する。ラッチ４２の出力
端子は、バッファ４４を介してアドレスデコーダ４６に
結合される。
１図のバス１１に対応している）はトランシーバ３９に
結合される。トランシーバ３９の出力端子はラッチ４２
に結合される。ラッチ４２は８つのビット（すなわち、
信号ＡＤＯ−ＡＤ７ ）を記憶する。ラッチ４２の出力
端子は、バッファ４４を介してアドレスデコーダ４６に
結合される。
ラッチ４２の出力（信号線５８の信号）は出力バッファ
５１に結合される。出力バッファ５１の出力端子は信号
線５５にメモリからの出力アドレス信号（信号ＡＬＯ−
ＡＬＴ）を供給する。第２図の回路を従来の回路と較べ
てみると、信号線５５は第１図のバス１３に示されるア
ドレス信号を供給することになる。
５１に結合される。出力バッファ５１の出力端子は信号
線５５にメモリからの出力アドレス信号（信号ＡＬＯ−
ＡＬＴ）を供給する。第２図の回路を従来の回路と較べ
てみると、信号線５５は第１図のバス１３に示されるア
ドレス信号を供給することになる。
メモリアレイ４γからのデータは信号１ｍ４８を介して
バッファ５０に結合される。バッファ５０の出力（信号
線５９の信号）はトランシーバ３９に結合されて、メモ
リアレイからのデータをデータ信号線３７（第１図のバ
ス１１に対応している）に結合させる。
バッファ５０に結合される。バッファ５０の出力（信号
線５９の信号）はトランシーバ３９に結合されて、メモ
リアレイからのデータをデータ信号線３７（第１図のバ
ス１１に対応している）に結合させる。
信号［３Ｂのアドレスラッチイネーブル信号（ＡＬＥ）
はラッチ４１及び４２に結合されて、信号線３５及び３
γからアドレス信号をそれぞれ受信させるためにそれら
のラッチをイネーブルする。
はラッチ４１及び４２に結合されて、信号線３５及び３
γからアドレス信号をそれぞれ受信させるためにそれら
のラッチをイネーブルする。
また、信号線５４の出力イネーブル信号（ＯＥ）はバッ
ファ５０と、トランシーバ３９とに結合されて、メモリ
アレイ４Ｔからのデータを信号線３７に供給させる。
ファ５０と、トランシーバ３９とに結合されて、メモリ
アレイ４Ｔからのデータを信号線３７に供給させる。
チップイネーブル信号（ＣＥ）は、メモリをイネーブル
するために、第２図のメモリに結合される。
するために、第２図のメモリに結合される。
第２図の実施例と関連する波形
第３図Ａは、第２図のメモリをさらに簡略化した形で示
している。図示されるように、ＲＯＭ３０は両方向アド
レス／データ信号線３７と、上位アドレス信号を供給す
る信号線３５と、チップイネーブル信号を供給する信号
線４５と、出力イネーブル信号を供給する信号線５４と
、アドレスラッチイネーブル信号を供給する信号線３６
（あるいは、信号線３６はプログラミング中のｖｐｐ電
位供給のために使用される）とに結合される。下位アド
レスビットはメモリから信号線５５を介して供給される
。上位アドレスビットはマイクロコントローラから提供
される。
している。図示されるように、ＲＯＭ３０は両方向アド
レス／データ信号線３７と、上位アドレス信号を供給す
る信号線３５と、チップイネーブル信号を供給する信号
線４５と、出力イネーブル信号を供給する信号線５４と
、アドレスラッチイネーブル信号を供給する信号線３６
（あるいは、信号線３６はプログラミング中のｖｐｐ電
位供給のために使用される）とに結合される。下位アド
レスビットはメモリから信号線５５を介して供給される
。上位アドレスビットはマイクロコントローラから提供
される。
第３図Ｂには、第３図ＡのＲＯＭ３０と関連する様々表
波形が示されている。まず、マイクロプロセッサがＲＯ
Ｍ読取）サイクルを開始させるものと仮定する。始めに
、波形６０によシ示すように、ＡＬＥ信号の電位が期間
ｔ１だけ上昇する。この信号は、ラッチをイネーブルす
べきであることと、信号線３５及び３γに有効アドレス
が現われることを示す。期間ｔ２の後、有効アドレスが
信号線３５及び３７に３Ｊわれ、それらのアドレスはＲ
ＯＭ３０にラッチされる。波形６１及び６２は、有効波
形がマイクロプロセッサから信号線３５及び３１に現わ
れていることを示す。期間ｔ３の後、アドレスはＲＯＭ
内部にラッチされ、波形６３によシ示すように１有効ア
ドレスはＲＯＭから信号線５５に現われる。それらのア
ドレスはサイクルの残り時間を通して有効のままである
。ＲＯＭ３０からデータを読取るべきであるとすると、
アクティブ／ローであるチップイネーブル信号の電位は
、波形６４によシ示すように降下する。ｔ６として示さ
れる期間の後、ＲＯＭに印加されたアドレスは復号され
、メモリアレイ４Ｔからデータが選択され、波形６６に
よシ示すように、そのデータは信号線３Ｔで利用可能と
がる。アドレスが有効になった時間から測定して期間ｔ
４の後に、出力イネーブル信号がメモリに印加される。
波形が示されている。まず、マイクロプロセッサがＲＯ
Ｍ読取）サイクルを開始させるものと仮定する。始めに
、波形６０によシ示すように、ＡＬＥ信号の電位が期間
ｔ１だけ上昇する。この信号は、ラッチをイネーブルす
べきであることと、信号線３５及び３γに有効アドレス
が現われることを示す。期間ｔ２の後、有効アドレスが
信号線３５及び３７に３Ｊわれ、それらのアドレスはＲ
ＯＭ３０にラッチされる。波形６１及び６２は、有効波
形がマイクロプロセッサから信号線３５及び３１に現わ
れていることを示す。期間ｔ３の後、アドレスはＲＯＭ
内部にラッチされ、波形６３によシ示すように１有効ア
ドレスはＲＯＭから信号線５５に現われる。それらのア
ドレスはサイクルの残り時間を通して有効のままである
。ＲＯＭ３０からデータを読取るべきであるとすると、
アクティブ／ローであるチップイネーブル信号の電位は
、波形６４によシ示すように降下する。ｔ６として示さ
れる期間の後、ＲＯＭに印加されたアドレスは復号され
、メモリアレイ４Ｔからデータが選択され、波形６６に
よシ示すように、そのデータは信号線３Ｔで利用可能と
がる。アドレスが有効になった時間から測定して期間ｔ
４の後に、出力イネーブル信号がメモリに印加される。
この出力イネーブル信号は波形６５によシ示されている
。この信号もアクティブ／ローであるので、その電位は
メモリからの出力をイネーブルするために降下する。
。この信号もアクティブ／ローであるので、その電位は
メモリからの出力をイネーブルするために降下する。
他のサイクル、たとえば、ＲＡＭサイクルの間には、波
形６０，６１．６２及び６３は図示した形のままである
ので、データがＲＯＭから読取られていなくとも、コン
ピュータシステム内部のボートなどの他の回路素子はＲ
ＯＭ３０内に記憶されたアドレスを利用することができ
る。
形６０，６１．６２及び６３は図示した形のままである
ので、データがＲＯＭから読取られていなくとも、コン
ピュータシステム内部のボートなどの他の回路素子はＲ
ＯＭ３０内に記憶されたアドレスを利用することができ
る。
第４図の実施例
場合によっては、マイクロプロセッサが１６ビツトデー
タ／アドレスバスを使用することもある。
タ／アドレスバスを使用することもある。
その場合、アドレス信号とデータ信号はバスの１６本の
信号線において時分割多重される。従来は、１６個のア
ドレスビットをラッチするために、第１図に関連して説
明したラッチを１つ又は複数使用していた。第４図に示
す実施例によれば、そのようなラッチを不要にするため
に本発明を使用しても良い。
信号線において時分割多重される。従来は、１６個のア
ドレスビットをラッチするために、第１図に関連して説
明したラッチを１つ又は複数使用していた。第４図に示
す実施例によれば、そのようなラッチを不要にするため
に本発明を使用しても良い。
この実施例でも、本発明の回路は基板６３として示され
る１板の基板に統合されており、その基板が読出し専用
メモリを含む。アドレス／データバスは、第４図には、
２組の信号線、すなわち、上位アドレス及びデータピッ
）Ａｎｓ〜ＡＤ１５を搬送する信号線６６及び下位アド
レス及びデータピッ） Ａ ｎｏ −Ａ Ｄ７を搬送す
る信号線６８として示されている。信号線６６及び６８
はトランシーバ６４及び６５にそれぞれ結合される。ト
ランシーバ６４けラッチ７０に結合され、トランシーバ
６５はラッチ７４に結合される。信号線６６及び６８の
アドレス信号はランチ７０及びγ４にそれぞれ記憶され
る。ラッチ７０の出力端子はバッファ７１を介してアド
レスデコーダγ２に結合され、ラッチ７４の出力端子は
バッファ７５を介してアドレスデコーダ７２に結合され
る。
る１板の基板に統合されており、その基板が読出し専用
メモリを含む。アドレス／データバスは、第４図には、
２組の信号線、すなわち、上位アドレス及びデータピッ
）Ａｎｓ〜ＡＤ１５を搬送する信号線６６及び下位アド
レス及びデータピッ） Ａ ｎｏ −Ａ Ｄ７を搬送す
る信号線６８として示されている。信号線６６及び６８
はトランシーバ６４及び６５にそれぞれ結合される。ト
ランシーバ６４けラッチ７０に結合され、トランシーバ
６５はラッチ７４に結合される。信号線６６及び６８の
アドレス信号はランチ７０及びγ４にそれぞれ記憶され
る。ラッチ７０の出力端子はバッファ７１を介してアド
レスデコーダγ２に結合され、ラッチ７４の出力端子は
バッファ７５を介してアドレスデコーダ７２に結合され
る。
アドレスデコーダγ２は、読取シサイクルの間に、メモ
リアレイ７３からデータを選択するが、図示される実施
例の場合、メモリアレイ７３からは１６ビツト語が選択
される。メモリアレイからのデータはバック７７６を介
しくバッファが信号線６９の出力イネーブル信号によシ
イネーブルされているとき）、トランシーバ６４及び６
５を介して、信号線６６及び６８にそれぞれ結合される
。
リアレイ７３からデータを選択するが、図示される実施
例の場合、メモリアレイ７３からは１６ビツト語が選択
される。メモリアレイからのデータはバック７７６を介
しくバッファが信号線６９の出力イネーブル信号によシ
イネーブルされているとき）、トランシーバ６４及び６
５を介して、信号線６６及び６８にそれぞれ結合される
。
ランチ７０及びγ４にラッチされたアドレスはアドレス
出力バッファ８０に結合される。アドレス出力バッファ
８０はアドレスの１６ビツトを全て信号線８２に供給す
る。
出力バッファ８０に結合される。アドレス出力バッファ
８０はアドレスの１６ビツトを全て信号線８２に供給す
る。
第４図の実施例は先の実施例に関して説明したのと同様
の態様で動作する。すなわち、ラッチγ０及びγ４は信
号線６７の信号によりイネーブルされる。ラッチに記憶
されたアドレスは、ＲＯＭがイネ−フルされていないと
きでも、信号線８２を介してコンピュータシステム内の
回路及びその他の素子に供給される。しかし々から、こ
の実施例の場合、アドレスの１６のビットは、全て、メ
モリから出力として供給されることになる。
の態様で動作する。すなわち、ラッチγ０及びγ４は信
号線６７の信号によりイネーブルされる。ラッチに記憶
されたアドレスは、ＲＯＭがイネ−フルされていないと
きでも、信号線８２を介してコンピュータシステム内の
回路及びその他の素子に供給される。しかし々から、こ
の実施例の場合、アドレスの１６のビットは、全て、メ
モリから出力として供給されることになる。
以上、アドレス信号を記憶する内部ラッチを含む改良さ
れた読出し専用メモリについて説明した。
れた読出し専用メモリについて説明した。
アドレス信号は、コンピュータシステムと関連する様々
な回路及び素子に対して、ＥＰＲＯＭからの出力として
利用可能となる。
な回路及び素子に対して、ＥＰＲＯＭからの出力として
利用可能となる。
第１図は、従来の集積回路を説明するためのブロック図
であって、アドレス信号とデータ信号とに共用されるバ
スを有する従来のコンピュータシステムを形成するマイ
クロプロセッサと、他の集積回路とを示すブロック図、
第２図は、本発明の一実施例のブロック図、第３図人は
、本発明を含むメモリを示し、メモリに入力される信号
及びメモリから出力される信号を示すための説明図、第
３図Ｂは、第３図人のメモリと関連する波形を示す図、
第４図は、本発明の別の実施例のブロック図である。 ３０・会・・ＲＯＭ （基板、ダイ）、３５ 、３７・
拳・−信−Ｊｉ、３Ｂ−・―会バッファ、３９・・・・
トランシーバ、４１．４２・・・・ラッチ、４３．４４
・φｅ−バッファ、４６・・・−アドレスデコーダ、４
７ｅ・・・メモリアレイ、４８−〇φ・信号線、５０・
・・・バッファ、５１・・・・出力バッファ、５５・＊
拳＊信号線、６３・・・・Ｊ板、６４．６５・壷・・
トランシーバ、６６．６８・１１０・信号線、７０・・
・自ラッチ、７１・・［相］・バッファ、γ２・・−−
アドレスデコーダ、７３・拳・・メモリアレイ、γ４・
・拳・ラッチ、７５．γ６・・＠０バッファ、８０−・
・・出力バッファ、８２・・・・信号線。
であって、アドレス信号とデータ信号とに共用されるバ
スを有する従来のコンピュータシステムを形成するマイ
クロプロセッサと、他の集積回路とを示すブロック図、
第２図は、本発明の一実施例のブロック図、第３図人は
、本発明を含むメモリを示し、メモリに入力される信号
及びメモリから出力される信号を示すための説明図、第
３図Ｂは、第３図人のメモリと関連する波形を示す図、
第４図は、本発明の別の実施例のブロック図である。 ３０・会・・ＲＯＭ （基板、ダイ）、３５ 、３７・
拳・−信−Ｊｉ、３Ｂ−・―会バッファ、３９・・・・
トランシーバ、４１．４２・・・・ラッチ、４３．４４
・φｅ−バッファ、４６・・・−アドレスデコーダ、４
７ｅ・・・メモリアレイ、４８−〇φ・信号線、５０・
・・・バッファ、５１・・・・出力バッファ、５５・＊
拳＊信号線、６３・・・・Ｊ板、６４．６５・壷・・
トランシーバ、６６．６８・１１０・信号線、７０・・
・自ラッチ、７１・・［相］・バッファ、γ２・・−−
アドレスデコーダ、７３・拳・・メモリアレイ、γ４・
・拳・ラッチ、７５．γ６・・＠０バッファ、８０−・
・・出力バッファ、８２・・・・信号線。
Claims (2)
- （１）１枚の基板上に組込まれ、データ信号とアドレス
信号とに共用される第１の複数本の信号線を有するマイ
クロプロセッサシステムと共に使用するための読出し専
用メモリにおいて、 データを記憶するメモリアレイと； 前記メモリアレイに結合され、前記メモリアレイからデ
ータを選択するアドレスデコーダと；前記第１の複数本
の信号線に結合して、前記アドレス信号を受信し、出力
端子が前記アドレスデコーダに結合されるラッチと、 入力端子が前記ラッチの前記出力端子に結合されている
出力バッファと； 前記出力バッファの出力端子に結合されて、前記読出し
専用メモリからの出力として前記アドレス信号を供給す
る複数本の第２の信号線とを具備し、 前記アドレス信号は前記アドレスデコーダを介して前記
メモリアレイからデータを選択し、前記データは前記第
１の複数本の信号線に結合されたことを特徴とする読出
し専用メモリ。 - （２）１枚の基板上に組込まれ、第１のアドレス信号を
供給する第１の複数本の信号線と、データ信号と第２の
アドレス信号とに共用される第２０複数本の信号線とを
有するマイクロプロセツサシステムと共に使用するため
の読出し専用メモリにおいて、 データを記憶するメモリアレイと； 前記メモリアレイに結合され、前記メモリアレイからデ
ータを選択するアドレスデコーダと；前記第１の複数本
の信号線に結合して、第１のアドレス信号を受信し、出
力端子が前記アドレスデコーダに結合されている第１の
ラッチと；前記第２の複数本の信号線に結合して、前記
第２のアドレス信号を受信し、出力端子が前記アドレス
デコーダに結合されている第２のラッチと、入力端子が
前記第２のラッチの前記出力端子に結合されている出力
バッファと； 前記出力バッファの出力端子に結合されて、前記読出し
専用メモリからの出力として前記第２のアドレス信号を
供給する第３の複数本の信号線とを具備し、 前記第１及び第２のアドレス信号は前記アドレスデコー
ダを介して前記メモリアレイからデータを選択し、前記
データは前記第２の複数本の信号線に結合されることを
特徴とする読出し専用メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/244,283 US4939692A (en) | 1988-09-15 | 1988-09-15 | Read-only memory for microprocessor systems having shared address/data lines |
| US244.283 | 1988-09-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283896A true JPH0283896A (ja) | 1990-03-23 |
| JP2737011B2 JP2737011B2 (ja) | 1998-04-08 |
Family
ID=22922119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1199497A Expired - Lifetime JP2737011B2 (ja) | 1988-09-15 | 1989-08-02 | 読出し専用メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4939692A (ja) |
| JP (1) | JP2737011B2 (ja) |
| GB (1) | GB2222921B (ja) |
| HK (1) | HK1001574A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237670A (en) * | 1989-01-30 | 1993-08-17 | Alantec, Inc. | Method and apparatus for data transfer between source and destination modules |
| EP0509058A4 (en) * | 1990-01-05 | 1993-11-18 | Maspar Computer Corporation | Router chip with quad-crossbar and hyperbar personalities |
| US5003513A (en) * | 1990-04-23 | 1991-03-26 | Motorola, Inc. | Latching input buffer for an ATD memory |
| DE69229081T2 (de) * | 1991-03-01 | 2000-01-05 | Advanced Micro Devices, Inc. | Mikroprozessor mit externem Speicher |
| US5349565A (en) * | 1991-09-05 | 1994-09-20 | Mos Electronics Corporation | SRAM with transparent address latch and unlatched chip enable |
| EP0589499B1 (en) * | 1992-08-12 | 1999-04-07 | Koninklijke Philips Electronics N.V. | A multistation communication bus system, and a master station and a slave station for use in such system |
| FI982374A7 (fi) * | 1998-11-02 | 2000-06-21 | Nokia Corp | Muistiliityntä |
| JP2001135084A (ja) * | 1999-11-08 | 2001-05-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7508722B2 (en) | 2004-01-27 | 2009-03-24 | Micron Technology, Inc. | Memory device having strobe terminals with multiple functions |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4443864A (en) * | 1979-10-09 | 1984-04-17 | Texas Instruments Incorporated | Memory system for microprocessor with multiplexed address/data bus |
| JPS56130885A (en) * | 1980-03-18 | 1981-10-14 | Fujitsu Ltd | Address buffer circuit |
| US4545038A (en) * | 1982-04-05 | 1985-10-01 | Texas Instruments Incorporated | Precharged discharge sensing for EPROM |
| US4460982A (en) * | 1982-05-20 | 1984-07-17 | Intel Corporation | Intelligent electrically programmable and electrically erasable ROM |
| US4513420A (en) * | 1982-11-22 | 1985-04-23 | Ncr Corporation | Error detecting system |
| JPS5998387A (ja) * | 1982-11-26 | 1984-06-06 | Nec Corp | メモリ回路 |
| US4535455A (en) * | 1983-03-11 | 1985-08-13 | At&T Bell Laboratories | Correction and monitoring of transient errors in a memory system |
| US4567560A (en) * | 1983-09-09 | 1986-01-28 | Westinghouse Electric Corp. | Multiprocessor supervisory control for an elevator system |
| US4593383A (en) * | 1983-11-02 | 1986-06-03 | Raytheon Company | Integated circuit memory |
| JPS60175293A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体メモリ |
| US4646269A (en) * | 1984-09-18 | 1987-02-24 | Monolithic Memories, Inc. | Multiple programmable initialize words in a programmable read only memory |
| US4725945A (en) * | 1984-09-18 | 1988-02-16 | International Business Machines Corp. | Distributed cache in dynamic rams |
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| US4610004A (en) * | 1984-10-10 | 1986-09-02 | Advanced Micro Devices, Inc. | Expandable four-port register file |
| US4670748A (en) * | 1985-08-09 | 1987-06-02 | Harris Corporation | Programmable chip select decoder |
| US4756006A (en) * | 1986-02-26 | 1988-07-05 | International Business Machines Corporation | Bus transceiver |
-
1988
- 1988-09-15 US US07/244,283 patent/US4939692A/en not_active Expired - Fee Related
-
1989
- 1989-04-06 GB GB8907803A patent/GB2222921B/en not_active Expired - Fee Related
- 1989-08-02 JP JP1199497A patent/JP2737011B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-20 HK HK98100506A patent/HK1001574A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737011B2 (ja) | 1998-04-08 |
| GB2222921B (en) | 1993-04-07 |
| US4939692A (en) | 1990-07-03 |
| GB2222921A (en) | 1990-03-21 |
| HK1001574A1 (en) | 1998-06-26 |
| GB8907803D0 (en) | 1989-05-17 |
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