JPH0283917A - 半導体薄膜の気相成長法 - Google Patents
半導体薄膜の気相成長法Info
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- JPH0283917A JPH0283917A JP23497988A JP23497988A JPH0283917A JP H0283917 A JPH0283917 A JP H0283917A JP 23497988 A JP23497988 A JP 23497988A JP 23497988 A JP23497988 A JP 23497988A JP H0283917 A JPH0283917 A JP H0283917A
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- phase growth
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は記憶素子や増幅素子として用いられるＧａＡｓ
−ＬＳ Ｉの製法の一つとしである結晶成長法に係り、
特に絶縁膜をマスク材とした選択成長法に関する。
−ＬＳ Ｉの製法の一つとしである結晶成長法に係り、
特に絶縁膜をマスク材とした選択成長法に関する。
［従来の技術）
化合物半導体の薄膜成長、特に有機金属化合物の熱分解
法を用いた化合物半導体の薄膜成長にお、いて、絶縁膜
をマスク材とした選択エピタキシャル成長をＦＥＴのソ
ース、ドレイン領域のＧａＡｓ高濃度コンタクト層とし
て用いた例として、ジェイ ジエイ ニー ビー、２３
巻（１９８４）第Ｌ３４２頁から第Ｌ３４３頁（Ｊ、Ｊ
、Ａ、Ｐ ２３ （１９８４）Ｌ３４２−Ｌ３４３
）がある。また、電気素子や光・電気素子の素子間アイ
ソレーション用として、エピタキシャル成長膜厚分布の
成長圧力依存性を調べた例として、ジャーナル・オブ・
クリスタルグロース７７巻・ （１９８６）第３３５頁
があり。
法を用いた化合物半導体の薄膜成長にお、いて、絶縁膜
をマスク材とした選択エピタキシャル成長をＦＥＴのソ
ース、ドレイン領域のＧａＡｓ高濃度コンタクト層とし
て用いた例として、ジェイ ジエイ ニー ビー、２３
巻（１９８４）第Ｌ３４２頁から第Ｌ３４３頁（Ｊ、Ｊ
、Ａ、Ｐ ２３ （１９８４）Ｌ３４２−Ｌ３４３
）がある。また、電気素子や光・電気素子の素子間アイ
ソレーション用として、エピタキシャル成長膜厚分布の
成長圧力依存性を調べた例として、ジャーナル・オブ・
クリスタルグロース７７巻・ （１９８６）第３３５頁
があり。
常圧（７６０Ｔｏｒｒ）より減圧（９にσ）の範囲で成
長増大効果が論じられている。
長増大効果が論じられている。
（発明が解決しようとする課題）
上述した従来技術による選択エピタキシャル成長法は単
体もしくは小規模の集積化素子に対してはかなり良好な
結果が得られているが、大規模な集ｌｉｔ化素子におい
てはマスク材との面積比による成長増大効果による素子
性能の不均一化や、マスク材上へのＧａＡｓ多結晶の析
出等により、素子の製作が困難となっていた。
体もしくは小規模の集積化素子に対してはかなり良好な
結果が得られているが、大規模な集ｌｉｔ化素子におい
てはマスク材との面積比による成長増大効果による素子
性能の不均一化や、マスク材上へのＧａＡｓ多結晶の析
出等により、素子の製作が困難となっていた。
本発明の目的は、酸化膜等のマスク材の種類。
面積比によらず、成長増大効果やＧａＡｓ多結晶の析出
がない完全な選択成長方法を提供することにある。
がない完全な選択成長方法を提供することにある。
［課題を解決するための手段１
上記目的は、有機金属の熱分解法を用いた半導体薄膜の
気相成長法において、酸化膜等のＭＡ縁膜で部分的に被
覆された半導体基板上に１反応室圧力が１０−’Ｔｏｒ
ｒ以上１０−”Ｔｏｒｒ未満の分子流領域で反応させ５
半導体基板露出部分のみに半導体貼結晶薄膜を成長させ
ることにより達成される。
気相成長法において、酸化膜等のＭＡ縁膜で部分的に被
覆された半導体基板上に１反応室圧力が１０−’Ｔｏｒ
ｒ以上１０−”Ｔｏｒｒ未満の分子流領域で反応させ５
半導体基板露出部分のみに半導体貼結晶薄膜を成長させ
ることにより達成される。
（作用）
従来法の常圧（７６０Ｔｏｒｒ）から減圧（１０−”ｔ
ｏｒｒ）成長では、第１図（ａ＞に示す様に１反応種が
濃度境界層（基板と反応ガスの間に形成されるよどみ層
）内を拡散（Ｄｉｆｆｕｓｉｏｎ） 、酸化膜上に吸着
（Ａｄｓｏｒｐｔｊｏｎ） １分解した後例えばＦＥＴ
のソース、ドレイン領域であるＧａＡｓ露出面までＧａ
あるいはＧ ａ Ａ ｓの形で拡散（Ｄ １ｆｆｕｓｉ
ｏｎ ） Ｌ／、エピタキシャル成長する。このため、
第２図（ａ）に示す様に、酸化膜１０２の面積依存性に
よる成長増大効果が起こり成長層１０３の膜厚が不均一
となる。
ｏｒｒ）成長では、第１図（ａ＞に示す様に１反応種が
濃度境界層（基板と反応ガスの間に形成されるよどみ層
）内を拡散（Ｄｉｆｆｕｓｉｏｎ） 、酸化膜上に吸着
（Ａｄｓｏｒｐｔｊｏｎ） １分解した後例えばＦＥＴ
のソース、ドレイン領域であるＧａＡｓ露出面までＧａ
あるいはＧ ａ Ａ ｓの形で拡散（Ｄ １ｆｆｕｓｉ
ｏｎ ） Ｌ／、エピタキシャル成長する。このため、
第２図（ａ）に示す様に、酸化膜１０２の面積依存性に
よる成長増大効果が起こり成長層１０３の膜厚が不均一
となる。
これに対して、本発明のように成長圧力が１０−”ｔｏ
ｒｒ未満においては反応ガスは分子流領域の範囲に入り
、第１図（ｂ）に示す様に、反応種は５ｉｎ２マスク上
では、吸着（Ａｄｓｏｒｐｔｉｏｎ） Ｌ／てもすぐに
離脱（ｄｅｓｏｒｐｔｉｏｎ） Ｌ、吸着反応と離脱反
応のみがおこる。つまり、ＧａＡｓ１ｌ出面においては
マスク上からの拡散種が無くなり、第２図（ｂ）に示す
ように、ＧａＡｓ基−Ｆｉ、１０１の露出面上では成長
増大効果は全く無くなり、膜厚の均一な表面の平らな成
長層〜し′０３が得られるとともに。
ｒｒ未満においては反応ガスは分子流領域の範囲に入り
、第１図（ｂ）に示す様に、反応種は５ｉｎ２マスク上
では、吸着（Ａｄｓｏｒｐｔｉｏｎ） Ｌ／てもすぐに
離脱（ｄｅｓｏｒｐｔｉｏｎ） Ｌ、吸着反応と離脱反
応のみがおこる。つまり、ＧａＡｓ１ｌ出面においては
マスク上からの拡散種が無くなり、第２図（ｂ）に示す
ように、ＧａＡｓ基−Ｆｉ、１０１の露出面上では成長
増大効果は全く無くなり、膜厚の均一な表面の平らな成
長層〜し′０３が得られるとともに。
離脱現象により多結晶粒１０４の析出もみられない。こ
の現象は化合物半導体の種類Ｖかかわらず起こるもので
あり、例えばＧａＡｓ、ＩＭいなお、反応圧力が更に低
くなり、 １０−’Ｔｏｒｒ未満、特に１０−’Ｔｏ
ｒｒオーダーになると成長速度が極端に低くなり、あま
り実用的ではなくなる。従って１反応圧力としては、１
０−４Ｔｏｒｒ以上１０−”Ｔｏｒｒ未満である必要が
あり、好ましくは１０−’Ｔｏｒｒオーダーが望ましい
。
の現象は化合物半導体の種類Ｖかかわらず起こるもので
あり、例えばＧａＡｓ、ＩＭいなお、反応圧力が更に低
くなり、 １０−’Ｔｏｒｒ未満、特に１０−’Ｔｏ
ｒｒオーダーになると成長速度が極端に低くなり、あま
り実用的ではなくなる。従って１反応圧力としては、１
０−４Ｔｏｒｒ以上１０−”Ｔｏｒｒ未満である必要が
あり、好ましくは１０−’Ｔｏｒｒオーダーが望ましい
。
一般に５高集積化素子、例えばＧａＡｓ ＩＣ等の記
憶素子や増幅素子では配線領域には広い面積のＳｉｎ、
を用いる。
憶素子や増幅素子では配線領域には広い面積のＳｉｎ、
を用いる。
またＳｉｏ２の面積比は各領域によってまちまちである
ため、本発明の面積比依存性のない選択エピタキシャル
成長は高集積化素子の高性能化にとって必要欠くべから
ざる技術となる。また、本発明の実施により広い面積の
酸化膜上には全くＧａＡｓの多結晶析出も無いため配線
段階での不良も発生しないことなど従来の方式では全く
不可能と思われていた内容が尽く解決される。
ため、本発明の面積比依存性のない選択エピタキシャル
成長は高集積化素子の高性能化にとって必要欠くべから
ざる技術となる。また、本発明の実施により広い面積の
酸化膜上には全くＧａＡｓの多結晶析出も無いため配線
段階での不良も発生しないことなど従来の方式では全く
不可能と思われていた内容が尽く解決される。
【実施例１
ヨ
以下に本発明の一実施例をあげ１図面を参照しながら更
に詳細に説明する。
に詳細に説明する。
（実施例１）
化合物半導体電子素子としてＧａＡｓ ＩＣ（記憶素
子）を作製する場合を例にとって説明する。
子）を作製する場合を例にとって説明する。
第３図（ａ）及び第３図（ｂ）にＧａ Ａ ５ＬＳＩの
キーデバイス であるＦＥＴをｎ−ＧａＡｓの選択成長
層でセルファラインして形成した場合の素子の平面図お
よび断面図を各々示す。
キーデバイス であるＦＥＴをｎ−ＧａＡｓの選択成長
層でセルファラインして形成した場合の素子の平面図お
よび断面図を各々示す。
ゲート電極１０．１１はＷＳｉの耐熱性ショットキーバ
リアであり、このゲートを挾んで両側にソース、ドレイ
ン用の窓をＳｉｎ、膜１４にあけ。
リアであり、このゲートを挾んで両側にソース、ドレイ
ン用の窓をＳｉｎ、膜１４にあけ。
成長圧力１０−′″ｔｏｒｒｔｏｒｒオーダー６００℃
において■族有機金属としてトリエチルガリウム（ＴＥ
Ｇ）を０．５ｓｃｅｍ、 Ｖ族としてアルシン（クラッ
キング剤）を２ 、５５ｃｅｎｔ、 ｎ型ドーパントと
してセレン化水素（８２ベ一スＪ１度５０ｐｐｍ）１０
０ｓｅｃｍの条件で１０分間ｎ −ＧａＡｓ １２ ＋
１３をＧａＡｓ基板１６上に選択成長する。成長不要の
部分は５ｉｎ２膜１４．Ｓｉｎ、側壁１５及びＷ Ｓ
ｉゲート電極１１上である。このようなＦ Ｅ Ｔを大
量に使用して、ＳＲＡＭのようなメモリ回路が得られる
。
において■族有機金属としてトリエチルガリウム（ＴＥ
Ｇ）を０．５ｓｃｅｍ、 Ｖ族としてアルシン（クラッ
キング剤）を２ 、５５ｃｅｎｔ、 ｎ型ドーパントと
してセレン化水素（８２ベ一スＪ１度５０ｐｐｍ）１０
０ｓｅｃｍの条件で１０分間ｎ −ＧａＡｓ １２ ＋
１３をＧａＡｓ基板１６上に選択成長する。成長不要の
部分は５ｉｎ２膜１４．Ｓｉｎ、側壁１５及びＷ Ｓ
ｉゲート電極１１上である。このようなＦ Ｅ Ｔを大
量に使用して、ＳＲＡＭのようなメモリ回路が得られる
。
メモリ回路では第４図に示すような密度の高いパターン
領域がチップ内に局在して配コされている。同図のハツ
チング部はメモリセル部パターン郡２０と周辺回路部パ
ターン郡２１．２２を表しており、その他の部分はＳｉ
ｎ、膜２３となっている。
領域がチップ内に局在して配コされている。同図のハツ
チング部はメモリセル部パターン郡２０と周辺回路部パ
ターン郡２１．２２を表しており、その他の部分はＳｉ
ｎ、膜２３となっている。
本発明の条件、つまり分子流領域で選択成長を行い、５
ｊＯ２マスク端よりメモリ回路内部方向の成長厚み分布
を精密厚さ測定装置で調べた結果、全く成長増大効果が
みられず均一な成長層が得られていた。また、Ｓｉｏ２
マスクへのＧａＡｓ多結晶析出状態を金属顕微鏡で調べ
た結果、析出も無く、非常に良好な選択成長が起こって
いることが明らかとなった。
ｊＯ２マスク端よりメモリ回路内部方向の成長厚み分布
を精密厚さ測定装置で調べた結果、全く成長増大効果が
みられず均一な成長層が得られていた。また、Ｓｉｏ２
マスクへのＧａＡｓ多結晶析出状態を金属顕微鏡で調べ
た結果、析出も無く、非常に良好な選択成長が起こって
いることが明らかとなった。
（実施例２）
実施例１と同様にＧａＡｓ ＩＣを作製する」二で、
ＦＥＴのソース、ドレイン部分の選択成長層としてＩｎ
ＧａＡｓ歪超格子とＩｎＡｓ！を積層し、非合金オーミ
ック接触を形成する場合を例にとって説明する。
ＦＥＴのソース、ドレイン部分の選択成長層としてＩｎ
ＧａＡｓ歪超格子とＩｎＡｓ！を積層し、非合金オーミ
ック接触を形成する場合を例にとって説明する。
Ｓｉｏ、マスクでパターン化されたメモリセルにおいて
、ＦＥＴのソース、ドレイン部分に有機金属熱分解法で
ＧａＡｓとＩｎＧａＡｓの各々１０ｎｍの厚さからなる
歪超格子をＳｉをドーパントとして１０周期成長させた
後、約１１００ｎのｎ−ＩｎＡｓを連続的に分子流領域
の条件で選択成長させた。これを精密厚さ測定機および
金属顕微鏡で調べた結果、マスク端での成長増大効果や
多結晶の析出もなく、良好な選択成長が起こっているこ
とが明らかとなった。
、ＦＥＴのソース、ドレイン部分に有機金属熱分解法で
ＧａＡｓとＩｎＧａＡｓの各々１０ｎｍの厚さからなる
歪超格子をＳｉをドーパントとして１０周期成長させた
後、約１１００ｎのｎ−ＩｎＡｓを連続的に分子流領域
の条件で選択成長させた。これを精密厚さ測定機および
金属顕微鏡で調べた結果、マスク端での成長増大効果や
多結晶の析出もなく、良好な選択成長が起こっているこ
とが明らかとなった。
本発明の実施例をＳ ＲＡ、 Ｍのパターン１３ついて
述べたが、単体ＦＥＴを含んだ種々の機能回路でも同様
な効果が得られることは言うに及ばない。
述べたが、単体ＦＥＴを含んだ種々の機能回路でも同様
な効果が得られることは言うに及ばない。
（発明の効果）
本発明によれば、化合物半導体ＬＳＩが選択成長技術を
用いて製作できるようになったので、従来イオン打ち込
み法で形成していたｎＦｅの抵抗に比べて、約１／１０
の低抵抗化が達成でき、これによってＦＥＴの直列抵抗
は約１１５に改善できる。また、本発明によればマスク
材であるＳ ｉ０２のうえに多結晶が析出しないため配
線の断線がないことや、配線容量の増加もない。このた
め、従来より２倍以上高速なメモリ素子をえることがで
きた。また、これは選択成長層のセルファラインによっ
て改善されたＦＥＴの特性であるが、従来のイオン打ち
込み法では８００ ’Ｃの熱処理によって短ゲート効果
の劣化、ショットキバリアの劣化がみられていたものが
なくなって、著しい性能向上が達成された。
用いて製作できるようになったので、従来イオン打ち込
み法で形成していたｎＦｅの抵抗に比べて、約１／１０
の低抵抗化が達成でき、これによってＦＥＴの直列抵抗
は約１１５に改善できる。また、本発明によればマスク
材であるＳ ｉ０２のうえに多結晶が析出しないため配
線の断線がないことや、配線容量の増加もない。このた
め、従来より２倍以上高速なメモリ素子をえることがで
きた。また、これは選択成長層のセルファラインによっ
て改善されたＦＥＴの特性であるが、従来のイオン打ち
込み法では８００ ’Ｃの熱処理によって短ゲート効果
の劣化、ショットキバリアの劣化がみられていたものが
なくなって、著しい性能向上が達成された。
第１図（ａ）および第１図（ｂ）は各々従来および本発
明の選択成長メカニズムを説明する模式図、第２図（ａ
）及び第２図（ｂ）は各々従来及び本発明におけるエピ
タキシャル成長層の状態を示す図、第３図（ａ）および
第３図（ｂ）は各々選択成長で形成したＦＥＴの平面図
及び断面図。 第４図は本発明の実施例１および実施例２の選択成長パ
ターンである。 符号の説明 １０．１トゲート電極、１．４．２３・・Ｓ ｉｏ２膜
、１５− Ｓ ｉｏ、側壁、１６−ＧａＡｓ基板、２０
−・・メモリセル部パターン郡、２１．２２ 周辺回
路部パターン郡、１０１・基板、１０２・Ｓｉｏ２マス
ク、１０３・・・成長層、１０４・・多結晶粒。 猶 ｌ 固 Ｕノ ノＶ１ ｏｃｖｖ（）σ−”’、＋ｒｒ＜７’＜
７ｔｂＴａｒｒ）＜’ｂ＋ ７’１ ｓｑＳ ＯＣＶ
Ｆ（ぐ）Ｆ’７ａｒｐ）２６メモリセシＬ都ノＣノー
ン郡 ネハ′７一ン
明の選択成長メカニズムを説明する模式図、第２図（ａ
）及び第２図（ｂ）は各々従来及び本発明におけるエピ
タキシャル成長層の状態を示す図、第３図（ａ）および
第３図（ｂ）は各々選択成長で形成したＦＥＴの平面図
及び断面図。 第４図は本発明の実施例１および実施例２の選択成長パ
ターンである。 符号の説明 １０．１トゲート電極、１．４．２３・・Ｓ ｉｏ２膜
、１５− Ｓ ｉｏ、側壁、１６−ＧａＡｓ基板、２０
−・・メモリセル部パターン郡、２１．２２ 周辺回
路部パターン郡、１０１・基板、１０２・Ｓｉｏ２マス
ク、１０３・・・成長層、１０４・・多結晶粒。 猶 ｌ 固 Ｕノ ノＶ１ ｏｃｖｖ（）σ−”’、＋ｒｒ＜７’＜
７ｔｂＴａｒｒ）＜’ｂ＋ ７’１ ｓｑＳ ＯＣＶ
Ｆ（ぐ）Ｆ’７ａｒｐ）２６メモリセシＬ都ノＣノー
ン郡 ネハ′７一ン
Claims (1)
- 【特許請求の範囲】 １、有機金属の熱分解反応を用いた半導体薄の気相成長
法において、酸化膜等の絶縁膜で部分的に被覆された半
導体基板上に反応室圧力が１０＾−＾４Ｔｏｒｒ以上１
０＾−＾２Ｔｏｒｒ未満の分子流領域で反応せしめ、上
記半導体露出部分のみに半導体単結晶薄膜を成長させる
ことを特徴とした半導体薄膜の気相成長法。 ２、上記半導体単結晶薄膜材料はＧａＡｓ、ＩｎＰ、Ａ
ｌＧａＡｓ及びＩｎＧａＡｓより成る群の中から選ばれ
た１種である特許請求範囲第１項記載の半導体薄膜の気
相成長法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234979A JP2753276B2 (ja) | 1988-09-21 | 1988-09-21 | 半導体薄膜の気相成長法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234979A JP2753276B2 (ja) | 1988-09-21 | 1988-09-21 | 半導体薄膜の気相成長法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283917A true JPH0283917A (ja) | 1990-03-26 |
| JP2753276B2 JP2753276B2 (ja) | 1998-05-18 |
Family
ID=16979244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234979A Expired - Lifetime JP2753276B2 (ja) | 1988-09-21 | 1988-09-21 | 半導体薄膜の気相成長法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753276B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239423A (ja) * | 1988-07-05 | 1990-02-08 | Internatl Business Mach Corp <Ibm> | 半導体基板上に第３―ｖ族化合物を付着する方法 |
-
1988
- 1988-09-21 JP JP63234979A patent/JP2753276B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0239423A (ja) * | 1988-07-05 | 1990-02-08 | Internatl Business Mach Corp <Ibm> | 半導体基板上に第３―ｖ族化合物を付着する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2753276B2 (ja) | 1998-05-18 |
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