JPH0284719A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0284719A JPH0284719A JP23770988A JP23770988A JPH0284719A JP H0284719 A JPH0284719 A JP H0284719A JP 23770988 A JP23770988 A JP 23770988A JP 23770988 A JP23770988 A JP 23770988A JP H0284719 A JPH0284719 A JP H0284719A
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- Japan
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- thin film
- crystal grain
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に電極配線の
ストレスマイグレーション抑制に有効な高信頼性Ａｉ７
合金薄膜の形成方法に関する。
ストレスマイグレーション抑制に有効な高信頼性Ａｉ７
合金薄膜の形成方法に関する。
従来、この種のＡｆ合金薄膜の形成方法は最大で２ｗｔ
％程度の銅と１ｗｔ％程度の硅素を含むアルミニウム合
金のターゲットを用いて、基板の段差部の段差被覆性の
向上を目的として・２５０℃〜３８０℃程度に基板を加
熱してスパッタ堆積したり、或は堆積薄膜の結晶粒径を
より小さくすることを目的としてスパッタの放電ガスと
してアルゴンに数％の窒素を混入したりしていた。
％程度の銅と１ｗｔ％程度の硅素を含むアルミニウム合
金のターゲットを用いて、基板の段差部の段差被覆性の
向上を目的として・２５０℃〜３８０℃程度に基板を加
熱してスパッタ堆積したり、或は堆積薄膜の結晶粒径を
より小さくすることを目的としてスパッタの放電ガスと
してアルゴンに数％の窒素を混入したりしていた。
上述した従来の基板温度を２５０℃〜３８０℃に加熱し
てスパッタリングを行うＡｌ１ （合金）薄膜の形成方
法は基板に付着したＡ［等の原子に表面拡散をするのに
十分なエネルギーが与えられる。
てスパッタリングを行うＡｌ１ （合金）薄膜の形成方
法は基板に付着したＡ［等の原子に表面拡散をするのに
十分なエネルギーが与えられる。
このため、段差部でのステップカバレッジは向上するが
、結晶粒径が１μｍ以上に成長してしまうので１μｍ程
度の線幅の配線をパターニングした場合Ａ［（合金）の
結晶粒界６は配線を横断してしまうものが発生する〔第
４図（ａ）〕。この配線上にプラズマＣＶＤ法などによ
って圧縮応力を有するシリコン窒化膜などを被覆した場
合、Ａ［（合金）配線に引張り応力が発生し、熱ストレ
スの印加のみでくさび状ボイド８のみならずスリット状
ボイド７が発生することもあり〔第４図（ｂ）〕、配線
が断線状態になってしまうといら欠点がある。
、結晶粒径が１μｍ以上に成長してしまうので１μｍ程
度の線幅の配線をパターニングした場合Ａ［（合金）の
結晶粒界６は配線を横断してしまうものが発生する〔第
４図（ａ）〕。この配線上にプラズマＣＶＤ法などによ
って圧縮応力を有するシリコン窒化膜などを被覆した場
合、Ａ［（合金）配線に引張り応力が発生し、熱ストレ
スの印加のみでくさび状ボイド８のみならずスリット状
ボイド７が発生することもあり〔第４図（ｂ）〕、配線
が断線状態になってしまうといら欠点がある。
また、Ａｌｌ（合金）の結晶粒径を配線幅より小さくす
るためにスパッタガスであるアルゴンに微量の窒素を混
入する方法は窒素がＡ［（合金）の結晶化を防げるので
、Ａｌｌ （合金）薄膜の結晶粒径を小さくするのに有
効であるが、同時にＡ［（合金）薄膜中に取り込まれる
窒素の量も増え、この窒素を含有したＡｌｌ（合金）薄
膜は、熱処理を経るとヒロックが多発したり、またエレ
クトロ・マイグレーション耐性に劣るという欠点がある
。
るためにスパッタガスであるアルゴンに微量の窒素を混
入する方法は窒素がＡ［（合金）の結晶化を防げるので
、Ａｌｌ （合金）薄膜の結晶粒径を小さくするのに有
効であるが、同時にＡ［（合金）薄膜中に取り込まれる
窒素の量も増え、この窒素を含有したＡｌｌ（合金）薄
膜は、熱処理を経るとヒロックが多発したり、またエレ
クトロ・マイグレーション耐性に劣るという欠点がある
。
本発明によれば、ターゲット材料が銅を３．０〜５、５
ｗ ｔ％含むアルミニウム合金であり、かつ堆積時の
基板温度が１８０℃以下であり、さらに堆積速度が０．
８μｍ ／ ＋ｎｉｎ以上であるという成膜条件を有し
ているスパッタリング法を用いて、半導体基板上にＡ１
１合金薄膜を堆積する半導体装置の製造方法を得る。
ｗ ｔ％含むアルミニウム合金であり、かつ堆積時の
基板温度が１８０℃以下であり、さらに堆積速度が０．
８μｍ ／ ＋ｎｉｎ以上であるという成膜条件を有し
ているスパッタリング法を用いて、半導体基板上にＡ１
１合金薄膜を堆積する半導体装置の製造方法を得る。
次に、本発明について図面を用いて説明する。
第１図は純アルミニウムとＡＪ７−４ｗｔ％Ｃｕの２種
類のターゲットをそれぞれ用いて１．１μｍ／ ｍｉｎ
の堆積速度で１μｍの膜厚のＡρ（合金）膜をシリコン
酸化膜上に堆積した場合の平均結晶粒径と、堆積時の基
板加熱温度との関係を示すグラフである。銅を〜４ｗｔ
％添加したＡｆ１合金薄膜の平均結晶粒径は成膜時の基
板温度に大きく依存し、成膜時の基板温度が１８０℃以
下であれば、第２図に示すように、１．０±０．３μｍ
程度の配線幅に比べて十分小さな粒径の結晶粒３を有す
るＡＪ−Ｃｕ合金薄膜を形成できる。また低温でスパッ
タリングを行うので下地基板としての半導体基板の段差
部のステップカバレッジは２５０℃で堆積したときに比
べ若干（〜１０％程度）低下するが、ＣＵ濃度が高くエ
レクトロ・マイグレーションに強い膜であるので実用上
何ら問題はない。
類のターゲットをそれぞれ用いて１．１μｍ／ ｍｉｎ
の堆積速度で１μｍの膜厚のＡρ（合金）膜をシリコン
酸化膜上に堆積した場合の平均結晶粒径と、堆積時の基
板加熱温度との関係を示すグラフである。銅を〜４ｗｔ
％添加したＡｆ１合金薄膜の平均結晶粒径は成膜時の基
板温度に大きく依存し、成膜時の基板温度が１８０℃以
下であれば、第２図に示すように、１．０±０．３μｍ
程度の配線幅に比べて十分小さな粒径の結晶粒３を有す
るＡＪ−Ｃｕ合金薄膜を形成できる。また低温でスパッ
タリングを行うので下地基板としての半導体基板の段差
部のステップカバレッジは２５０℃で堆積したときに比
べ若干（〜１０％程度）低下するが、ＣＵ濃度が高くエ
レクトロ・マイグレーションに強い膜であるので実用上
何ら問題はない。
第３図（ａ）および（ｂ）にＡＡ−４ｗｔ％Ｃｕ合金薄
膜の鏡面反射率（λ＝４００ｎｍ）の堆積速度依存性４
及びＡｒ放電圧依存性５を示す（基板温度は〜２５０℃
）。鏡面反射率は薄膜中への不純物ガス等の取り込み量
やエレクトロマイグレーション耐性や、ヒロック耐性と
深い相関関係にあるが、成膜時の堆積速度を０．８μｍ
／ ｍｉｎ以上にすれば実用上問題のない程度まで不
純物ガス等の薄膜中への取り込みを抑えることができる
。また鏡面反射率は成膜時のＡｒ放電圧にはあまり依存
しない。
膜の鏡面反射率（λ＝４００ｎｍ）の堆積速度依存性４
及びＡｒ放電圧依存性５を示す（基板温度は〜２５０℃
）。鏡面反射率は薄膜中への不純物ガス等の取り込み量
やエレクトロマイグレーション耐性や、ヒロック耐性と
深い相関関係にあるが、成膜時の堆積速度を０．８μｍ
／ ｍｉｎ以上にすれば実用上問題のない程度まで不
純物ガス等の薄膜中への取り込みを抑えることができる
。また鏡面反射率は成膜時のＡｒ放電圧にはあまり依存
しない。
上述した基礎データの一実施例として、真空中で１００
℃の基板加熱を行い、表面がシリコン酸化膜からなる下
地半導体基板の表面の吸着水分等を取り除いてから、同
一真空中で基板加熱なせずに１．１μｍ／ｍｍの速度で
１．０μｍの厚さに堆積したＡ１７−４ｗｔ％Ｃｕ薄膜
を電子顕微鏡で観察したところ、基板温度が２５０℃以
上のときに、またはＣｕ濃度が２ｗｔ％程度以下のとき
に観察された明確な結晶粒界は発生していなかった。
℃の基板加熱を行い、表面がシリコン酸化膜からなる下
地半導体基板の表面の吸着水分等を取り除いてから、同
一真空中で基板加熱なせずに１．１μｍ／ｍｍの速度で
１．０μｍの厚さに堆積したＡ１７−４ｗｔ％Ｃｕ薄膜
を電子顕微鏡で観察したところ、基板温度が２５０℃以
上のときに、またはＣｕ濃度が２ｗｔ％程度以下のとき
に観察された明確な結晶粒界は発生していなかった。
さらに、実際の半導体装置ではＡＡ金合金成膜後、下地
基板の一部である半導体面とオーミック接触を形成する
ために３５０℃程度以上のジッタリングを行うことが必
要であるが、４１５℃の温度で１５分間熱処理を加えて
も、上述したＡβ−４ｗｔ％Ｃｕの薄膜においては再結
晶化は進行せず、明確な結晶粒界は発生しなかった。
基板の一部である半導体面とオーミック接触を形成する
ために３５０℃程度以上のジッタリングを行うことが必
要であるが、４１５℃の温度で１５分間熱処理を加えて
も、上述したＡβ−４ｗｔ％Ｃｕの薄膜においては再結
晶化は進行せず、明確な結晶粒界は発生しなかった。
以上説明したように、本発明は、Ａｎ−Ｃｕ合金ターゲ
ット中のＣｕ濃度が、従来用いられていた濃度（０，５
〜２． Ｏｗ ｔ％）より高い濃度（３，０〜５、５
ｗ ｔ％）のものを用いて低温（１８０℃以下）でかつ
高速（０，８μｍ／−以上）スパッタリングを行ってＡ
Ａ−Ｃｕ合金膜を成膜することにより、実用的な配線幅
に比べて十分小さな結晶粒径を有し、かつ窒素などの不
純物ガスの取り込み量の少ない膜質を形成でき、エレク
トロ・マイグレーション耐性を劣化させずに、ストレス
・マイグレーション耐性を向上させることができる効果
がある。
ット中のＣｕ濃度が、従来用いられていた濃度（０，５
〜２． Ｏｗ ｔ％）より高い濃度（３，０〜５、５
ｗ ｔ％）のものを用いて低温（１８０℃以下）でかつ
高速（０，８μｍ／−以上）スパッタリングを行ってＡ
Ａ−Ｃｕ合金膜を成膜することにより、実用的な配線幅
に比べて十分小さな結晶粒径を有し、かつ窒素などの不
純物ガスの取り込み量の少ない膜質を形成でき、エレク
トロ・マイグレーション耐性を劣化させずに、ストレス
・マイグレーション耐性を向上させることができる効果
がある。
第１図は本発明の一実施例による平均結晶粒径と成膜時
の基板加熱温度の相関関係を示すグラフであり、第２図
は本発明の一実施例を用いて形成された配線の上面図で
あり、第３図（ａ）及び（ｂ）は本発明の一実施例によ
るｌｊ７−４ｗｔ％Ｃｕ膜の鏡面反射率と成膜時の堆積
速度及びＡｒ放電圧との相関関係を示すグラフである。 第４図は従来の成膜方法を用いて形成された配線の上面
図である。 １・・・・・・ＡＡ−４ｗｔ％Ｃｕ膜の成膜時の基板温
度と平均結晶粒径との相関、２・・・・・・純ＡＩｌ膜
の成膜時の基板温度と平均結晶粒径との相関、３・・・
・・・Ａｌ７−Ｃｕ合金の結晶粒、４−・・Ａｌ１−４
ｗｔ％Ｃｕ膜の鏡面反射率と成膜時の堆積速度との相関
、５・・・・・・Ａβ−４ｗｔ％Ｃｕ膜の鏡面反射率と
成膜時のＡｒ放電圧との相関、６・・・・・・配線を横
断しているＡＡ （合金）の結晶粒界、７・・・・・・
スリット状ボイド、８・・・・・・くさび状ボイド。 代理人 弁理士 内 原 音 Ｊ１旧 ガ３目 （ムルγｒ） Ｃ必ノ （ＩＪ、ｔ←−） （し）
の基板加熱温度の相関関係を示すグラフであり、第２図
は本発明の一実施例を用いて形成された配線の上面図で
あり、第３図（ａ）及び（ｂ）は本発明の一実施例によ
るｌｊ７−４ｗｔ％Ｃｕ膜の鏡面反射率と成膜時の堆積
速度及びＡｒ放電圧との相関関係を示すグラフである。 第４図は従来の成膜方法を用いて形成された配線の上面
図である。 １・・・・・・ＡＡ−４ｗｔ％Ｃｕ膜の成膜時の基板温
度と平均結晶粒径との相関、２・・・・・・純ＡＩｌ膜
の成膜時の基板温度と平均結晶粒径との相関、３・・・
・・・Ａｌ７−Ｃｕ合金の結晶粒、４−・・Ａｌ１−４
ｗｔ％Ｃｕ膜の鏡面反射率と成膜時の堆積速度との相関
、５・・・・・・Ａβ−４ｗｔ％Ｃｕ膜の鏡面反射率と
成膜時のＡｒ放電圧との相関、６・・・・・・配線を横
断しているＡＡ （合金）の結晶粒界、７・・・・・・
スリット状ボイド、８・・・・・・くさび状ボイド。 代理人 弁理士 内 原 音 Ｊ１旧 ガ３目 （ムルγｒ） Ｃ必ノ （ＩＪ、ｔ←−） （し）
Claims (1)
- ターゲット材料が銅を３．０〜５．５ｗｔ％含むアルミ
ニウム合金であり、かつ堆積時の基板温度が１８０℃以
下であり、さらに堆積速度が０．８μｍ／ｍｍ以上であ
るスパッタリング法を用いて下地半導体基板上に金属薄
膜を堆積することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23770988A JPH0284719A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23770988A JPH0284719A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284719A true JPH0284719A (ja) | 1990-03-26 |
Family
ID=17019340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23770988A Pending JPH0284719A (ja) | 1988-09-21 | 1988-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284719A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609501A3 (en) * | 1993-01-20 | 1994-11-09 | Toshiba Kk | Aluminum-based metallization for semiconductor components. |
| US5606203A (en) * | 1993-01-20 | 1997-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device having Al-Cu wiring lines where Cu concentration is related to line width |
| US5773917A (en) * | 1993-10-27 | 1998-06-30 | Fujitsu Limited | Surface acoustic wave device and production process thereof |
| US6978434B1 (en) * | 1999-06-25 | 2005-12-20 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| WO2013157335A1 (ja) * | 2012-04-18 | 2013-10-24 | 富士電機株式会社 | 半導体デバイスの製造方法 |
-
1988
- 1988-09-21 JP JP23770988A patent/JPH0284719A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609501A3 (en) * | 1993-01-20 | 1994-11-09 | Toshiba Kk | Aluminum-based metallization for semiconductor components. |
| US5606203A (en) * | 1993-01-20 | 1997-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device having Al-Cu wiring lines where Cu concentration is related to line width |
| US5773917A (en) * | 1993-10-27 | 1998-06-30 | Fujitsu Limited | Surface acoustic wave device and production process thereof |
| US5774962A (en) * | 1993-10-27 | 1998-07-07 | Fujitsu Limited | Process for producing a surface acoustic wave device |
| USRE38002E1 (en) * | 1993-10-27 | 2003-02-25 | Fujitsu Limited | Process for providing a surface acoustic wave device |
| USRE38278E1 (en) * | 1993-10-27 | 2003-10-21 | Fujitsu Limited | Surface acoustic wave device and production process thereof |
| US6978434B1 (en) * | 1999-06-25 | 2005-12-20 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US7373627B2 (en) | 1999-06-25 | 2008-05-13 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| US7823114B2 (en) | 1999-06-25 | 2010-10-26 | Kabushiki Kaisha Toshiba | Method of designing wiring structure of semiconductor device and wiring structure designed accordingly |
| WO2013157335A1 (ja) * | 2012-04-18 | 2013-10-24 | 富士電機株式会社 | 半導体デバイスの製造方法 |
| JP2013222907A (ja) * | 2012-04-18 | 2013-10-28 | Fuji Electric Co Ltd | 半導体デバイスの製造方法 |
| US9263543B2 (en) | 2012-04-18 | 2016-02-16 | Fuji Electric Co., Ltd. | Method for manufacturing a semiconductor device |
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