JPH0284836A - マルチキャリア無線伝送システムの誤り訂正方式 - Google Patents
マルチキャリア無線伝送システムの誤り訂正方式Info
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- JPH0284836A JPH0284836A JP63236010A JP23601088A JPH0284836A JP H0284836 A JPH0284836 A JP H0284836A JP 63236010 A JP63236010 A JP 63236010A JP 23601088 A JP23601088 A JP 23601088A JP H0284836 A JPH0284836 A JP H0284836A
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- frame synchronization
- error correction
- circuit
- frame
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/02—Channels characterised by the type of signal
- H04L5/06—Channels characterised by the type of signal the signals being represented by different frequencies
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Power Engineering (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Mobile Radio Communication Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Radio Transmission System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マルチキャリアを使用した無線伝送システム
に関し、特にかかる無線伝送システムおける誤り訂正方
式に関する。
に関し、特にかかる無線伝送システムおける誤り訂正方
式に関する。
近年、無線伝送方式は、大容量化に伴い、多値化あるい
はマルチキャリア化の傾向にあり・、更にシステムゲイ
ン向上のための誤り訂正（ＦＥＣ；Ｆｏｒｗａｒｄ Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）も必須となってきて
いる。そして、かかる誤り訂正を行なうためには、何ら
かの同期が必要であり、特に１０′″２程度のエラーレ
イトの悪い点のところでの同期保持が必要である。
はマルチキャリア化の傾向にあり・、更にシステムゲイ
ン向上のための誤り訂正（ＦＥＣ；Ｆｏｒｗａｒｄ Ｅ
ｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）も必須となってきて
いる。そして、かかる誤り訂正を行なうためには、何ら
かの同期が必要であり、特に１０′″２程度のエラーレ
イトの悪い点のところでの同期保持が必要である。
［従来５の技術］
第２図は従来例を示すブロック図であるが、この第２図
において、１はシリアル／パラレル変換回路、２はフレ
ーム同期ビット付加回路、２Ａはフレームカウンタ、３
は変調回路、４は送信機で、これらの回路は送信側に設
けられている。なお、フレーム同期ビット付加纏絡２．
フレームカウンタ２Ａ、変調回路３．送信機４は２系統
設けられている。
において、１はシリアル／パラレル変換回路、２はフレ
ーム同期ビット付加回路、２Ａはフレームカウンタ、３
は変調回路、４は送信機で、これらの回路は送信側に設
けられている。なお、フレーム同期ビット付加纏絡２．
フレームカウンタ２Ａ、変調回路３．送信機４は２系統
設けられている。
これにより、シリアル／パラレル変換回路１で、例えば
１００ Ｍ ｂ ／ ｓの信号が２５ Ｍ ｂ ／ ｓ
Ｘ ４系列に４分岐され、そのうち２系列ごとにフレ
ーム同期ビット付加回路２に入力され、ここでフレーム
同期ビットが付加される。このとき各フレーム同期ビッ
ト付加回路２ごとに別個に設けられたフレームカウンタ
２Ａによって、フレーム同期ビット付加位置が制御され
ている。
１００ Ｍ ｂ ／ ｓの信号が２５ Ｍ ｂ ／ ｓ
Ｘ ４系列に４分岐され、そのうち２系列ごとにフレ
ーム同期ビット付加回路２に入力され、ここでフレーム
同期ビットが付加される。このとき各フレーム同期ビッ
ト付加回路２ごとに別個に設けられたフレームカウンタ
２Ａによって、フレーム同期ビット付加位置が制御され
ている。
その後は、各フレーム同期ビット付加回路２からの信号
は変調回路３で例えば４ＰＳＫ変調された後、各送信機
４から異なったキャリアで送信される。すなわち、この
例では、１００Ｍｂ／ｓＸ１を無線で２キヤリアに分岐
して伝送している。
は変調回路３で例えば４ＰＳＫ変調された後、各送信機
４から異なったキャリアで送信される。すなわち、この
例では、１００Ｍｂ／ｓＸ１を無線で２キヤリアに分岐
して伝送している。
また、５は受信機、６は復調回路、７はフレーム同期・
誤り訂正回路、８はパラレル／シリアル変換回路で、こ
れらの回路は受信側に設けられている。なお、受信機５
．復調回路６．フレーム同期・誤り訂正回路７もキャリ
ア数に対応して送信側に２系統設けられている。
誤り訂正回路、８はパラレル／シリアル変換回路で、こ
れらの回路は受信側に設けられている。なお、受信機５
．復調回路６．フレーム同期・誤り訂正回路７もキャリ
ア数に対応して送信側に２系統設けられている。
これにより、各キャリアごとの信号が受信機５で受信さ
れたのち、各復調回路６でこの信号が復調され、更に各
フレーム同期・誤り訂正回路７へ入力される。そして、
各フレーム同期・誤り訂正回路７では、フレーム同期を
確立し、その同期位置を基準として誤り訂正を行なう。
れたのち、各復調回路６でこの信号が復調され、更に各
フレーム同期・誤り訂正回路７へ入力される。そして、
各フレーム同期・誤り訂正回路７では、フレーム同期を
確立し、その同期位置を基準として誤り訂正を行なう。
その後は、各フレーム同期・誤り訂正回路７からの信号
はパラレル／シリアル変換回路８へ入力され、このパラ
レル／シリアル変換回路８で、２５ Ｍ ｂ ／ ｓ
Ｘ ４系列の信号が１００ Ｍ ｂ ／ ｓ Ｘ １系
列に変換される。
はパラレル／シリアル変換回路８へ入力され、このパラ
レル／シリアル変換回路８で、２５ Ｍ ｂ ／ ｓ
Ｘ ４系列の信号が１００ Ｍ ｂ ／ ｓ Ｘ １系
列に変換される。
［発明が解決しようとする課題］
しかしながら、このような従来の方式では、複数の無線
伝送回線ＭＣＩ、ＭＣ２のうち例えばＭＣＩで示す回線
が著しく劣化した場合は、このＭＣＩ系列のフレーム同
期・誤り訂正回路７でのフレーム同期が外れてしまい、
その結果、このＭＣＩ系の誤り訂正ができな゛くなり、
”１００Ｍｂ／ｓ出力のエラーレートが１７４になって
しまい、システムゲインが低下するという問題点がある
。
伝送回線ＭＣＩ、ＭＣ２のうち例えばＭＣＩで示す回線
が著しく劣化した場合は、このＭＣＩ系列のフレーム同
期・誤り訂正回路７でのフレーム同期が外れてしまい、
その結果、このＭＣＩ系の誤り訂正ができな゛くなり、
”１００Ｍｂ／ｓ出力のエラーレートが１７４になって
しまい、システムゲインが低下するという問題点がある
。
本発明は、このような問題点に鑑みてなされたもので、
複数の無線伝送回線のうち一部の回線が著しく劣化した
場合でも、この劣化した系統のフレーム同期が外れない
ようにして、誤り訂正を可能にした、複数キャリア式無
線伝送システムの誤り訂正方式を提供することを目的と
する。
複数の無線伝送回線のうち一部の回線が著しく劣化した
場合でも、この劣化した系統のフレーム同期が外れない
ようにして、誤り訂正を可能にした、複数キャリア式無
線伝送システムの誤り訂正方式を提供することを目的と
する。
［課題を解決するための手段］
このため１本発明の複数キャリア式無線伝送システムの
誤り訂正方式は、各フレーム同期検出用符号付加回路が
共通のフレームカウンタで制御されるとともに、各フレ
ーム同期・誤り訂正回路が異なるキャリア信号を入力さ
れるべく構成されていることを特徴としている。
誤り訂正方式は、各フレーム同期検出用符号付加回路が
共通のフレームカウンタで制御されるとともに、各フレ
ーム同期・誤り訂正回路が異なるキャリア信号を入力さ
れるべく構成されていることを特徴としている。
［作 用］
このような構成により、送信側の各フレーム同期検出用
符号付加回路では、フレーム同期検出用符号が付加され
るが、このとき各フレーム同期検出用符号付加回路に共
通のフレームカウンタによって、フレーム同期検出用符
号付加位置が制御されている。したがって、各フレーム
同期検出用符号の挿入位置が同一となっている。
符号付加回路では、フレーム同期検出用符号が付加され
るが、このとき各フレーム同期検出用符号付加回路に共
通のフレームカウンタによって、フレーム同期検出用符
号付加位置が制御されている。したがって、各フレーム
同期検出用符号の挿入位置が同一となっている。
そして、受信側では、各フレーム同期・誤り訂正回路へ
異なるキャリア信号が入力されている。
異なるキャリア信号が入力されている。
ところで、複数の無線伝送回線のうち一部の回線が著し
く劣化した場合でも、各フレーム同期・誤り訂正回路へ
異なるキャリア信号が入力されるようになっているので
、劣化していないキャリア信号からフレーム同期を確立
することができ、これにより劣化した系統のフレーム同
期がはずれることがない、したがって、この劣化した系
統においても、誤り訂正が可能となる。
く劣化した場合でも、各フレーム同期・誤り訂正回路へ
異なるキャリア信号が入力されるようになっているので
、劣化していないキャリア信号からフレーム同期を確立
することができ、これにより劣化した系統のフレーム同
期がはずれることがない、したがって、この劣化した系
統においても、誤り訂正が可能となる。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すブロック図で。
この第１図において、送信側には、シリアル／パラレル
変換回路１．フレーム同期ビット付加回路２、フレーム
カウンタ２Ａ、変調回路３．送信機４が設けられている
。なお、フレーム同期ビット付加回路２．変調回路３．
送信機４は２系統設けられているが、フレームカウンタ
２Ａは２つのフレーム同期ビット付加回路２に共通とな
っている。
変換回路１．フレーム同期ビット付加回路２、フレーム
カウンタ２Ａ、変調回路３．送信機４が設けられている
。なお、フレーム同期ビット付加回路２．変調回路３．
送信機４は２系統設けられているが、フレームカウンタ
２Ａは２つのフレーム同期ビット付加回路２に共通とな
っている。
これにより、フレーム同期ビット挿入位置が両系統で同
一となる。
一となる。
また、受信側には、受信機５．復調回路６．フレーム同
期・誤り訂正回路７．パラレル／シリアル変換回路８が
設けられている。なお、受信機５゜復調回路６．フレー
ム同期・誤り訂正回路７もキャリア数に対応して送信側
に２系統設けられている。
期・誤り訂正回路７．パラレル／シリアル変換回路８が
設けられている。なお、受信機５゜復調回路６．フレー
ム同期・誤り訂正回路７もキャリア数に対応して送信側
に２系統設けられている。
ところで、各フレーム同期・誤り訂正回路７へは、異な
るキャリア信号が入力されるようになっている。これに
より、複数の無線伝送回線ＭＣＩ。
るキャリア信号が入力されるようになっている。これに
より、複数の無線伝送回線ＭＣＩ。
ＭＣ２のうち一部の回線が著しく劣化した場合でも、各
フレーム同期・誤り訂正回路７へ異なるキャリア信号が
入力されるようになっている。
フレーム同期・誤り訂正回路７へ異なるキャリア信号が
入力されるようになっている。
上述の構成により、まず、送信側では、シリアル／パラ
レル変換回路１で、例えば１００Ｍｂ／Ｓの信号が２５
Ｍ ｂ ／ ｓ Ｘ ４系列に４分岐され、そのうち
２系列ごとにフレーム同期ビット付加回路２に入力され
、ここでフレーム同期ビットが付加される。このとき各
フレーム同期ビット付加回路２に共通のフレームカウン
タ２Ａによって、フレーム同期ビット付加位置が制御さ
れている。これにより、フレーム同期ビット挿入位置が
両系統で同一となっている。
レル変換回路１で、例えば１００Ｍｂ／Ｓの信号が２５
Ｍ ｂ ／ ｓ Ｘ ４系列に４分岐され、そのうち
２系列ごとにフレーム同期ビット付加回路２に入力され
、ここでフレーム同期ビットが付加される。このとき各
フレーム同期ビット付加回路２に共通のフレームカウン
タ２Ａによって、フレーム同期ビット付加位置が制御さ
れている。これにより、フレーム同期ビット挿入位置が
両系統で同一となっている。
その後、各フレーム同期ビット付加回路２からの信号は
変調回路３で例えば４ＰＳＫ変調された後、各送信機４
から異なったキャリアで送信される。すなわち、この例
では、１００ Ｍ ｂ ／ ｓ Ｘ １を無線で２キヤ
リアに分岐して伝送している。
変調回路３で例えば４ＰＳＫ変調された後、各送信機４
から異なったキャリアで送信される。すなわち、この例
では、１００ Ｍ ｂ ／ ｓ Ｘ １を無線で２キヤ
リアに分岐して伝送している。
また、受信側では、各キャリアごとの信号が受信機５で
受信されたのち、各復調回路６でこの信号が復調され、
更に各フレーム同期・誤り訂正回路７へ入力される。そ
し“て、゛各フレーム同期・誤り訂正回路７では、フレ
ーム同期を確立し、その同期位置を基準として誤り訂正
を行なう。
受信されたのち、各復調回路６でこの信号が復調され、
更に各フレーム同期・誤り訂正回路７へ入力される。そ
し“て、゛各フレーム同期・誤り訂正回路７では、フレ
ーム同期を確立し、その同期位置を基準として誤り訂正
を行なう。
その後は、各フレーム同期・誤り訂正回路７からの信号
はパラレル／シリアル変換回路８へ入力され、このパラ
レル／シリアル変換回路８で、２５Ｍｂ／ｓＸ４系列の
信号を１００ Ｍ ｂ ／ ｓ Ｘ １系列に変換され
る。
はパラレル／シリアル変換回路８へ入力され、このパラ
レル／シリアル変換回路８で、２５Ｍｂ／ｓＸ４系列の
信号を１００ Ｍ ｂ ／ ｓ Ｘ １系列に変換され
る。
ところで、複数の無線伝送回線ＭＣＩ、ＭＣ２のうち一
部の回線ＭＣＩが著しく劣化した場合を考えると、この
場合でも、各フレーム同期・誤り訂正回路７へ異なるキ
ャリア信号が入力されるようになっているので、入力デ
ータはその半分が劣化するものの、劣化していないキャ
リア信号からフレームの同期を確立することができ、こ
れにより劣化した系統ＭＣＩのフレーム同期が外れるこ
とがない、したがって、この劣化した系統の誤り訂正が
可能となり、これにより、システムゲインの向上をはか
ることができる。
部の回線ＭＣＩが著しく劣化した場合を考えると、この
場合でも、各フレーム同期・誤り訂正回路７へ異なるキ
ャリア信号が入力されるようになっているので、入力デ
ータはその半分が劣化するものの、劣化していないキャ
リア信号からフレームの同期を確立することができ、こ
れにより劣化した系統ＭＣＩのフレーム同期が外れるこ
とがない、したがって、この劣化した系統の誤り訂正が
可能となり、これにより、システムゲインの向上をはか
ることができる。
なお、誤り訂正に際して、フレーム同期ビットの付加位
置からフレーム同期を確立するほか、他の適宜の符号か
らフレーム同期を検出してもよい。
置からフレーム同期を確立するほか、他の適宜の符号か
らフレーム同期を検出してもよい。
この場合は、フレーム同期ビット付加回路の代わりに、
フレーム同期検出のための符号を付加するフレーム同期
検出用符号付加回路が設けられるが。
フレーム同期検出のための符号を付加するフレーム同期
検出用符号付加回路が設けられるが。
これらのフレーム同期検出用符号付加回路がそれぞれ共
通のフレームカウンタで制御される点は、前述の実施例
と同様である。
通のフレームカウンタで制御される点は、前述の実施例
と同様である。
［発明の効果］
以上詳述したように、本発明の複数キャリア式無線伝送
システムの誤り訂正方式によれば、複数のフレーム同期
検出用符号付加回路がそれぞれ共通のフレームカウンタ
で制御されるとともに、フレーム同期・誤り訂正回路が
異なるキャリア信号を入力されるべく構成されているの
で、複数の無線伝送回線のうち一部の回線が著しく劣化
した場合でも、この劣化した系統のフレーム同期が外れ
ないようにして、誤り訂正が可能になるという利点があ
る。
システムの誤り訂正方式によれば、複数のフレーム同期
検出用符号付加回路がそれぞれ共通のフレームカウンタ
で制御されるとともに、フレーム同期・誤り訂正回路が
異なるキャリア信号を入力されるべく構成されているの
で、複数の無線伝送回線のうち一部の回線が著しく劣化
した場合でも、この劣化した系統のフレーム同期が外れ
ないようにして、誤り訂正が可能になるという利点があ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図である。 図において、 １はシリアル／パラレル変換回路。 ２はフレーム同期ビット付加回路（フレーム同期検出用
符号付加回路）。 ２Ａはフレームカウンタ、 ３は変調回路。 ４は送信機。 ５は受信機。 ６は復調回路。 ７はフレーム同期・誤り訂正回路、 ８はパラレル／シリアル変換回路である。
従来例を示すブロック図である。 図において、 １はシリアル／パラレル変換回路。 ２はフレーム同期ビット付加回路（フレーム同期検出用
符号付加回路）。 ２Ａはフレームカウンタ、 ３は変調回路。 ４は送信機。 ５は受信機。 ６は復調回路。 ７はフレーム同期・誤り訂正回路、 ８はパラレル／シリアル変換回路である。
Claims (1)
- 【特許請求の範囲】 送信側においてフレーム同期検出のための符号を付加す
るフレーム同期検出用符号付加回路（２）が異なるキャ
リアに対応して複数設けられるとともに、受信側におい
て該フレーム同期検出用符号からフレーム同期を確立し
その同期位置を基準として誤り訂正を行なうフレーム同
期・誤り訂正回路（７）が複数設けられた複数キャリア
式無線伝送システムの誤り訂正方式において、 該複数のフレーム同期検出用符号付加回路（２）がそれ
ぞれ共通のフレームカウンタ（２Ａ）で制御されるとと
もに、 該フレーム同期・誤り訂正回路（７）が異なるキャリア
信号を入力されるべく構成されていることを 特徴とする、複数キャリア式無線伝送システムの誤り訂
正方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236010A JPH0284836A (ja) | 1988-09-20 | 1988-09-20 | マルチキャリア無線伝送システムの誤り訂正方式 |
| CA000611900A CA1316984C (en) | 1988-09-20 | 1989-09-19 | Error correction method for multicarrier radio transmission system |
| EP19890117380 EP0360241B1 (en) | 1988-09-20 | 1989-09-20 | Error correction system in a multicarrier radio transmission system |
| US07/892,499 US5187711A (en) | 1988-09-20 | 1992-06-03 | Error correction method for multicarrier radio transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236010A JPH0284836A (ja) | 1988-09-20 | 1988-09-20 | マルチキャリア無線伝送システムの誤り訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284836A true JPH0284836A (ja) | 1990-03-26 |
Family
ID=16994445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236010A Pending JPH0284836A (ja) | 1988-09-20 | 1988-09-20 | マルチキャリア無線伝送システムの誤り訂正方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0360241B1 (ja) |
| JP (1) | JPH0284836A (ja) |
| CA (1) | CA1316984C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665831B1 (en) | 1999-03-31 | 2003-12-16 | Fujitsu Limited | Unequal error protection in multi-carrier transmission |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512616B2 (en) * | 2003-11-20 | 2009-03-31 | International Business Machines Corporation | Apparatus, system, and method for communicating a binary code image |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128735A (ja) * | 1983-12-15 | 1985-07-09 | Japan Radio Co Ltd | 同期方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370745A (en) * | 1980-11-14 | 1983-01-25 | Bell Telephone Laboratories, Incorporated | Fail-safe transmission system |
| JPS6047530A (ja) * | 1983-08-26 | 1985-03-14 | Nec Corp | 選択性フェ−ディング保護方式 |
| US4615040A (en) * | 1984-06-14 | 1986-09-30 | Coenco Ltd. | High speed data communications system |
-
1988
- 1988-09-20 JP JP63236010A patent/JPH0284836A/ja active Pending
-
1989
- 1989-09-19 CA CA000611900A patent/CA1316984C/en not_active Expired - Fee Related
- 1989-09-20 EP EP19890117380 patent/EP0360241B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128735A (ja) * | 1983-12-15 | 1985-07-09 | Japan Radio Co Ltd | 同期方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6665831B1 (en) | 1999-03-31 | 2003-12-16 | Fujitsu Limited | Unequal error protection in multi-carrier transmission |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0360241A2 (en) | 1990-03-28 |
| CA1316984C (en) | 1993-04-27 |
| EP0360241A3 (en) | 1991-10-23 |
| EP0360241B1 (en) | 1995-06-07 |
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