JPH0285922A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH0285922A JPH0285922A JP63236338A JP23633888A JPH0285922A JP H0285922 A JPH0285922 A JP H0285922A JP 63236338 A JP63236338 A JP 63236338A JP 23633888 A JP23633888 A JP 23633888A JP H0285922 A JPH0285922 A JP H0285922A
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- JP
- Japan
- Prior art keywords
- precision
- bit
- bits
- data
- double
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
浮動小数点データの加算を行なう演算回路に関し、
演算精度を損なうことなくハードウェア量を減少せしめ
ることを目的とし、 単精度データの有効ビット以降にＯを必要数付加して、
擬似的に倍精度データを生成する手段と、加算すべき二
つの倍精度の浮動小数点データの指数部の値に応じて、
一方の浮動小数点データの仮数部をシフトして桁合せを
行なう手段と、上記手段により仮数部のデータをシフト
した場合に、充溢したビットからにビットを生成する手
段と、桁合せを行なった仮数部のデータを加算する手段
と、上記手段により加算した後のデータから、単精度用
のにビットを生成する手段とを具備することにより構成
する。
ることを目的とし、 単精度データの有効ビット以降にＯを必要数付加して、
擬似的に倍精度データを生成する手段と、加算すべき二
つの倍精度の浮動小数点データの指数部の値に応じて、
一方の浮動小数点データの仮数部をシフトして桁合せを
行なう手段と、上記手段により仮数部のデータをシフト
した場合に、充溢したビットからにビットを生成する手
段と、桁合せを行なった仮数部のデータを加算する手段
と、上記手段により加算した後のデータから、単精度用
のにビットを生成する手段とを具備することにより構成
する。
［産業上の利用分野］
本発明は、２進浮動小数点データの加算を行なう演算回
路に関し、特に倍精度データと単精度データのいずれの
加算についても、その速度と精度を損うことなく演算す
ることが可能で、かつハードウェア量を減少せしめるこ
とができる演算回路に係る。
路に関し、特に倍精度データと単精度データのいずれの
加算についても、その速度と精度を損うことなく演算す
ることが可能で、かつハードウェア量を減少せしめるこ
とができる演算回路に係る。
近年、計算機は様々な分野で利用されているが、これに
伴い、演算速度の高速化のみならず、演算精度の向上も
重要な課題となってきている。
伴い、演算速度の高速化のみならず、演算精度の向上も
重要な課題となってきている。
このため、演算精度を向上するための各種の演算方式が
提案されている。しかし、演算精度の向上は、−面で演
算器の回路の複雑化、ハードウェアの増加という問題を
生じている。そこで、演算精度向上によるハードウェア
の増加を最小限にすることが要望されている。
提案されている。しかし、演算精度の向上は、−面で演
算器の回路の複雑化、ハードウェアの増加という問題を
生じている。そこで、演算精度向上によるハードウェア
の増加を最小限にすることが要望されている。
［従来の技術］
浮動小数点のデータの加算に際しては、その指数部の値
に差があるときは、仮数部の桁合せを行なうことが必要
になる。
に差があるときは、仮数部の桁合せを行なうことが必要
になる。
このような桁合せは、指数部の小さい方のデータの仮数
部をシフトすることによって行なわれる。
部をシフトすることによって行なわれる。
以下、第４図により、ＩＥＥＥ規格あるいはこれに準拠
した２進浮動小数点データ表現形式を用いて、浮動小数
点データの加算の方式について説明する。浮動小数点デ
ータの加算を行なう場合、加算される二つのオペランド
の指数差により、オペランドの仮数部の演算前桁合せ処
理が行なわれる。例えば、二つのオペランドの指数の差
が７の場合、指数の小さいオペランドの仮数部（ａ）が
ｃｏ）に示すように、右に７ビツトシフトされる（桁合
せシフト）。この時、桁合せシフトで右側からこぼれた
ビットをｇビット、ｒビット、ｋビットという３ビツト
を用いて表現する。ここで、ｇビットは桁合せシフトに
よりこぼれたビットの左端のビット、ｒビットは左から
２番目のビット、ｋビットは左から３番目以降の総ての
ビットの論理和（以下ＯＲとも言う）により、また、対
応するビットまでシフトされない場合（２ビツト以内の
シフト）では、そのビットは０”であると考える。
した２進浮動小数点データ表現形式を用いて、浮動小数
点データの加算の方式について説明する。浮動小数点デ
ータの加算を行なう場合、加算される二つのオペランド
の指数差により、オペランドの仮数部の演算前桁合せ処
理が行なわれる。例えば、二つのオペランドの指数の差
が７の場合、指数の小さいオペランドの仮数部（ａ）が
ｃｏ）に示すように、右に７ビツトシフトされる（桁合
せシフト）。この時、桁合せシフトで右側からこぼれた
ビットをｇビット、ｒビット、ｋビットという３ビツト
を用いて表現する。ここで、ｇビットは桁合せシフトに
よりこぼれたビットの左端のビット、ｒビットは左から
２番目のビット、ｋビットは左から３番目以降の総ての
ビットの論理和（以下ＯＲとも言う）により、また、対
応するビットまでシフトされない場合（２ビツト以内の
シフト）では、そのビットは０”であると考える。
次に、加算器はｇ、ｒ、に−ビットまでを含めて加算を
行ない、ｇ、ｒ、に−ビットを持った加算中間結果を出
力する。この中間結果のｇ、ｒ。
行ない、ｇ、ｒ、に−ビットを持った加算中間結果を出
力する。この中間結果のｇ、ｒ。
ｋ−ビットは丸め処理に用いられる。
このようなにビットは第５図（ａ）にその例を示す倍精
度演算の場合と、（ｂ）にその例を示す単精度演算の場
合とでは、同図からも明らかなようにその位置が異なる
。
度演算の場合と、（ｂ）にその例を示す単精度演算の場
合とでは、同図からも明らかなようにその位置が異なる
。
そのため、従来は演算回路に単精度用のものと、倍精度
用のものとに分けて、それぞれに専用のにビット生成回
路を設けていた。
用のものとに分けて、それぞれに専用のにビット生成回
路を設けていた。
第６図はこのような従来の演算回路の例を示す図であっ
て、５１はシフ）１１生成回路、５２．５３は桁合せシ
フタ、５４．５５は単精度用にビット生成回路、５６．
５７は倍精度用にビット生成回路、５８は加算器を表わ
している。
て、５１はシフ）１１生成回路、５２．５３は桁合せシ
フタ、５４．５５は単精度用にビット生成回路、５６．
５７は倍精度用にビット生成回路、５８は加算器を表わ
している。
同図において、シフト１生成回路は、加算すべき二つの
浮動小数点データの指数部の値に差があるとき、その差
から、シフト量を生成する。
浮動小数点データの指数部の値に差があるとき、その差
から、シフト量を生成する。
そして、桁合せシフタ５２にロードされたオペランド１
のデータの仮数部と、桁合せシフタ５３にロードされた
オペランド２のデータの仮数部の内、指数部の値の小さ
い側のデータが前記シフト】だけ右にシフトされる。
のデータの仮数部と、桁合せシフタ５３にロードされた
オペランド２のデータの仮数部の内、指数部の値の小さ
い側のデータが前記シフト】だけ右にシフトされる。
このとき、データをシフトすることによって溢れ出した
ビットのうち、３番目以降のビットはにビット生成回路
によって処理される。そして、このとき、データが、単
精度の場合と倍精度の場合とで、それぞれ図に示すよう
な専用のにビット生成回路で処理される。
ビットのうち、３番目以降のビットはにビット生成回路
によって処理される。そして、このとき、データが、単
精度の場合と倍精度の場合とで、それぞれ図に示すよう
な専用のにビット生成回路で処理される。
［発明が解決しようとする課題コ
上述したように従来の演算回路においては、ｋビット生
成回路として、単精度用と倍精度用のそれぞれについて
専用のものを設けていた。
成回路として、単精度用と倍精度用のそれぞれについて
専用のものを設けていた。
ｋビットは桁合せシフトのシフト量に応じて、ｋビット
としてその論理和を求めるビット数を変化させると言う
操作が必要であるため、これを実現するハードウェアは
かなり複雑なものとなる。
としてその論理和を求めるビット数を変化させると言う
操作が必要であるため、これを実現するハードウェアは
かなり複雑なものとなる。
従って、従来のように、ｋビット生成回路をデータの精
度ごとに設ける構成では、ハードウェア量が大となると
言う問題点があった。
度ごとに設ける構成では、ハードウェア量が大となると
言う問題点があった。
本発明は、このような従来の問題点に鑑み、従来よりハ
ードウェア量を減少せしめ得る浮動小数点形式データの
加算回路を提供することを目的としている。
ードウェア量を減少せしめ得る浮動小数点形式データの
加算回路を提供することを目的としている。
［課題を解決するだめの手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、Ｉ
ＥＥＥ規格に準拠した浮動小数点データの加算を行な
う演算回路であって、単精度データの有効ビット以降に
０を必要数付加して、擬似的に倍精度データを生成する
手段と、加算すべき二つの倍精度の浮動小数点データの
指数部の値に応じて、一方の浮動小数点データの仮数部
をシフトして桁合せを行なう手段と、上記手段により仮
数部のデータをシフトした場合に、充溢したビットから
にビットを生成する手段と、桁合せを行なった仮数部の
データを加算する手段と、上記手段により加算した後の
データから単精度用のにビットを生成する手段とを具備
する演算回路である。
載した手段により達成される。すなわち、本発明は、Ｉ
ＥＥＥ規格に準拠した浮動小数点データの加算を行な
う演算回路であって、単精度データの有効ビット以降に
０を必要数付加して、擬似的に倍精度データを生成する
手段と、加算すべき二つの倍精度の浮動小数点データの
指数部の値に応じて、一方の浮動小数点データの仮数部
をシフトして桁合せを行なう手段と、上記手段により仮
数部のデータをシフトした場合に、充溢したビットから
にビットを生成する手段と、桁合せを行なった仮数部の
データを加算する手段と、上記手段により加算した後の
データから単精度用のにビットを生成する手段とを具備
する演算回路である。
［作 用］
第１図は、本発明の原理的構成を示す図である。
同図において、１はシフト量生成回路であり、桁合せシ
フタ２．２ａにおけるデータのシフト量を生成する。
フタ２．２ａにおけるデータのシフト量を生成する。
３．３ａは倍精度用にビット生成回路である。
これは、倍精度用の回路のみであり、単精度用の回路は
入っていない。
入っていない。
４は加算器であり、ｇ、ｒ、に−ビットまでを含めた加
算を行なう。
算を行なう。
５は単精度用のにビット生成回路である。これは人力デ
ータが単精度であった場合に、加算器の出力から加算中
間結果のｇ、ｒ、に−ビットを生成する回路である。中
間結果のビットのうち、単精度のｇｌ「−ビットの位置
のビットをそのまま単精度の中間結果のｇｒｒ−ビット
へ、単精度のにビットの位置のビットから倍精度のにビ
ットまでをＯＲＬ、たちのを単精度の中間結果のにビッ
トとする。
ータが単精度であった場合に、加算器の出力から加算中
間結果のｇ、ｒ、に−ビットを生成する回路である。中
間結果のビットのうち、単精度のｇｌ「−ビットの位置
のビットをそのまま単精度の中間結果のｇｒｒ−ビット
へ、単精度のにビットの位置のビットから倍精度のにビ
ットまでをＯＲＬ、たちのを単精度の中間結果のにビッ
トとする。
本発明では、このように、桁合せシフトでの単精度用の
にビット生成回路を省略し、総てのデータを倍精度とし
て桁合せを行なっている。
にビット生成回路を省略し、総てのデータを倍精度とし
て桁合せを行なっている。
このとき、第２図（ａ）に示すように単精度データの有
効ビット以降のビットには“０”を詰めておく。
効ビット以降のビットには“０”を詰めておく。
これを、倍精度データとして、ら）に示すように桁合せ
シフトを行ない、（Ｃ）、 （ｄ）で示す加算器人力１
と加算器人力２とを加算する。ここで、加算器に人力さ
れるデータについて考えると、桁合せシフトは、指数の
小さいオペランドの仮数にのみ行なわれるため、少なく
とも一方のオペランドの仮数部のｇ、ｒ、に−ビットは
必ず“０００”となる。これより、（ｅ）で示す加算器
出力には、シフトされた方のオペランドのｇ、ｒ。
シフトを行ない、（Ｃ）、 （ｄ）で示す加算器人力１
と加算器人力２とを加算する。ここで、加算器に人力さ
れるデータについて考えると、桁合せシフトは、指数の
小さいオペランドの仮数にのみ行なわれるため、少なく
とも一方のオペランドの仮数部のｇ、ｒ、に−ビットは
必ず“０００”となる。これより、（ｅ）で示す加算器
出力には、シフトされた方のオペランドのｇ、ｒ。
ｋ−ビットがそのまま出力される。これを、単精度゛の
場合について考えると、倍精度として加算された単精度
の加算結果のうち、単精度の有効ビットまでは演算結果
となるが、それ以降はシフトされた方のオペランドのｇ
ビット以降がそのまま出力されることになる。これより
、倍精度として出力された加算器出力のうち、単精度の
有効ビットの一つ右のビットを単精度の加算中間結果の
ｇビット、二つ右のビットをｒビット、三つ目から倍精
度加算出力のにビットまでを単精度の加算中間結果のに
ビットとすれば、倍精度の加算器出力からｆで示す単精
度の加算中間結果を得ることができる。
場合について考えると、倍精度として加算された単精度
の加算結果のうち、単精度の有効ビットまでは演算結果
となるが、それ以降はシフトされた方のオペランドのｇ
ビット以降がそのまま出力されることになる。これより
、倍精度として出力された加算器出力のうち、単精度の
有効ビットの一つ右のビットを単精度の加算中間結果の
ｇビット、二つ右のビットをｒビット、三つ目から倍精
度加算出力のにビットまでを単精度の加算中間結果のに
ビットとすれば、倍精度の加算器出力からｆで示す単精
度の加算中間結果を得ることができる。
［実施例］
第３図は、本発明の一実施例のブロック図であって、６
はシフト量生成回路、７．７ａは桁合せシフタ、８，８
ａは倍精度用にビット生成回路、９は５６ビツト加算器
、１０は３１ピツ）ＯＲ回路、１１はセレクタ、１２は
倍精度仮数加算中間結果、１３は単精度仮数加算中間結
果を表わしている。
はシフト量生成回路、７．７ａは桁合せシフタ、８，８
ａは倍精度用にビット生成回路、９は５６ビツト加算器
、１０は３１ピツ）ＯＲ回路、１１はセレクタ、１２は
倍精度仮数加算中間結果、１３は単精度仮数加算中間結
果を表わしている。
本実施例は単精度の仮数部が２３ビツト、倍精度の仮数
部が５３ビツトである場合を示すものである。
部が５３ビツトである場合を示すものである。
人力されたオペランド（単精度の場合はを効ビット以降
に“０”が詰められている）は、指数部と仮数部に分け
られる。指数部はシフト量生成回路６に送られて、桁合
せシフタ７．７ａに対するシフト量を生成する。仮数部
は桁合せシフ）７，７ａに送られ、桁合せシフタが行な
われる。このときｒビット （ビット５４）より右側の
ビットは総て３１ピツ）ＯＲ回路１０でＯＲされてにビ
ットとなる。ｋビットまでを含む５６ビツトのデータは
、加算器９により加算され加算結果が得られる。ここで
、人力オペランドが倍精度の場合には、加算器出力がそ
のまま加算中間結果１２となる。単精度の場合は、加算
器出力のビット０〜ビツト２４までとビット２５〜にビ
ットまでのＯＲが、加算中間結果１３となる。
に“０”が詰められている）は、指数部と仮数部に分け
られる。指数部はシフト量生成回路６に送られて、桁合
せシフタ７．７ａに対するシフト量を生成する。仮数部
は桁合せシフ）７，７ａに送られ、桁合せシフタが行な
われる。このときｒビット （ビット５４）より右側の
ビットは総て３１ピツ）ＯＲ回路１０でＯＲされてにビ
ットとなる。ｋビットまでを含む５６ビツトのデータは
、加算器９により加算され加算結果が得られる。ここで
、人力オペランドが倍精度の場合には、加算器出力がそ
のまま加算中間結果１２となる。単精度の場合は、加算
器出力のビット０〜ビツト２４までとビット２５〜にビ
ットまでのＯＲが、加算中間結果１３となる。
ビット２５はセレクタ１１によって、データが倍精度で
あるか、単精度であるかによって切り替えられる。
あるか、単精度であるかによって切り替えられる。
［発明の効果］
以上説明したように、本発明によれば、浮動小数点デー
タの加算に際する桁合せシフト時のにビット生成回路が
倍精度用のみで済み、単精度の加算結果のにビットは単
純なＯＲ回路のみで得られるため、従来に比べて、高精
度演算を行なう演算回路のハードウェア世を減少せしめ
得る利点がある。
タの加算に際する桁合せシフト時のにビット生成回路が
倍精度用のみで済み、単精度の加算結果のにビットは単
純なＯＲ回路のみで得られるため、従来に比べて、高精
度演算を行なう演算回路のハードウェア世を減少せしめ
得る利点がある。
第１図は本発明の原理的構成を示す図、第２図は本発明
の詳細な説明する図、第３図は本発明の一実施例のブロ
ック図、第４図は浮動小数点データの加算の方式につい
て説明する図、第５図は倍精度演算と単精度演算におけ
るにビットの位置の相違を説明する図、第６図は、従来
の演算回路の例を示す図である。 １．６・・・・・・シフ）！生成回路、２．２ａ、？。
の詳細な説明する図、第３図は本発明の一実施例のブロ
ック図、第４図は浮動小数点データの加算の方式につい
て説明する図、第５図は倍精度演算と単精度演算におけ
るにビットの位置の相違を説明する図、第６図は、従来
の演算回路の例を示す図である。 １．６・・・・・・シフ）！生成回路、２．２ａ、？。
Claims (1)
- 【特許請求の範囲】 ＩＥＥＥ規格に準拠した浮動小数点データの加算を行な
う演算回路であって、 単精度データの有効ビット以降に０を必要数付加して擬
似的に倍精度データを生成する手段と、 加算すべき二つの倍精度の浮動小数点データの指数部の
値に応じて一方の浮動小数点データの仮数部をシフトし
て桁合せを行なう手段と、上記手段により仮数部のデー
タをシフトした場合に充溢したビットからＫビットを生
成する手段と、 桁合せを行なった仮数部のデータを加算する手段と、 上記手段により加算した後のデータから単精度用のＫビ
ットを生成する手段とを具備することを特徴とする演算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236338A JPH0285922A (ja) | 1988-09-22 | 1988-09-22 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236338A JPH0285922A (ja) | 1988-09-22 | 1988-09-22 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0285922A true JPH0285922A (ja) | 1990-03-27 |
Family
ID=16999327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236338A Pending JPH0285922A (ja) | 1988-09-22 | 1988-09-22 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0285922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559730A (en) * | 1994-02-18 | 1996-09-24 | Matsushita Electric Industrial Co., Ltd. | Shift operation unit and shift operation method |
| US7873688B2 (en) | 2006-03-23 | 2011-01-18 | Fujitsu Limited | Processing method and computer system for summation of floating point data |
-
1988
- 1988-09-22 JP JP63236338A patent/JPH0285922A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559730A (en) * | 1994-02-18 | 1996-09-24 | Matsushita Electric Industrial Co., Ltd. | Shift operation unit and shift operation method |
| US7873688B2 (en) | 2006-03-23 | 2011-01-18 | Fujitsu Limited | Processing method and computer system for summation of floating point data |
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