JPH0286193A - 薄膜多層回路基板の製造方法 - Google Patents
薄膜多層回路基板の製造方法Info
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- JPH0286193A JPH0286193A JP23833588A JP23833588A JPH0286193A JP H0286193 A JPH0286193 A JP H0286193A JP 23833588 A JP23833588 A JP 23833588A JP 23833588 A JP23833588 A JP 23833588A JP H0286193 A JPH0286193 A JP H0286193A
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- JP
- Japan
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- layer
- insulating layer
- pattern
- layers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
薄膜多層回路基板の製造方法に関し、
薄膜多層回路基板を形成するための多層に形成した絶縁
層上に形成される導体層パターンによって、絶縁層の表
面と導体層の表面の間に段差が形成されるのを防止する
のを目的とし、 基板上の複数層の絶縁層上に形成された導体層パターン
同志が導体ビアホールにて接続された回路基板の製造に
於いて、 前記絶縁層の導体層パターン形成予定領域に予め、凹部
を形成し、該凹部内に導体層パターンを埋設形成するこ
とで構成する。
層上に形成される導体層パターンによって、絶縁層の表
面と導体層の表面の間に段差が形成されるのを防止する
のを目的とし、 基板上の複数層の絶縁層上に形成された導体層パターン
同志が導体ビアホールにて接続された回路基板の製造に
於いて、 前記絶縁層の導体層パターン形成予定領域に予め、凹部
を形成し、該凹部内に導体層パターンを埋設形成するこ
とで構成する。
本発明は薄膜多層回路基板の製造方法に関する。
絶縁耐圧の向上、大電力を消費する電子部品を搭載する
プリント配線基板として、薄膜多層回路基板が用いられ
ている。
プリント配線基板として、薄膜多層回路基板が用いられ
ている。
このような薄膜多層回路基板はセラミック基板上に導体
ビアホールを有する絶縁層を多層に積層し、該絶８ｉ層
上に前記導体ビアホールと接続する導体層パターンを形
成して形成されるが、この導体層パターンによって導体
層表面と絶縁層表面との間に段差が生じ、形成された薄
膜多層回路基板の表面が平坦に成らず、該基板上に搭載
する電子部品の半田付は等の作業に支障を来すため、絶
縁層表面と導体層パターンの表面の間で、その段差を無
くすことが望まれる。
ビアホールを有する絶縁層を多層に積層し、該絶８ｉ層
上に前記導体ビアホールと接続する導体層パターンを形
成して形成されるが、この導体層パターンによって導体
層表面と絶縁層表面との間に段差が生じ、形成された薄
膜多層回路基板の表面が平坦に成らず、該基板上に搭載
する電子部品の半田付は等の作業に支障を来すため、絶
縁層表面と導体層パターンの表面の間で、その段差を無
くすことが望まれる。
従来の薄膜多層回路基板の製造方法を説明すると、グリ
ーンシートにパンチングにより所定のパターンに孔開け
し、該孔開けした箇所に導電性ペーストを充填した後、
該シート上に導電性ペーストを所定のパターンに形成後
、積層し、次いで焼成することで第３図（ａ）に示すよ
うに、導体層パターン１上に導体ビアホール２を形成し
たセラミンク基板３を形成する。次いでこの基板３上に
、スパッタ法、或いは茂着法によりクロム（Ｃｒ）と、
銅（Ｃｕ）層の二層構造の導体層４を形成する。
ーンシートにパンチングにより所定のパターンに孔開け
し、該孔開けした箇所に導電性ペーストを充填した後、
該シート上に導電性ペーストを所定のパターンに形成後
、積層し、次いで焼成することで第３図（ａ）に示すよ
うに、導体層パターン１上に導体ビアホール２を形成し
たセラミンク基板３を形成する。次いでこの基板３上に
、スパッタ法、或いは茂着法によりクロム（Ｃｒ）と、
銅（Ｃｕ）層の二層構造の導体層４を形成する。
次いで第３図（ｂ）に示すようにホトレジスト膜１０１
をマスクとして、電解メンキ法により所定パターンの銅
メツキ層５Ａを２０μｍ程度の厚さで形成後、該レジス
ト膜１０１を除去する。
をマスクとして、電解メンキ法により所定パターンの銅
メツキ層５Ａを２０μｍ程度の厚さで形成後、該レジス
ト膜１０１を除去する。
次いでパターン形成された銅メンキＮ５Ａをマスクとし
て導体層４をエツチング除去する。
て導体層４をエツチング除去する。
次いで第３図（Ｃ）に示すように、該基板上にクロム（
Ｃｒ）層５Ｂを１５００人程度０厚さで蒸着法により形
成した後、該クロム層をレジスト膜（図示せず）を用い
てエンチングにより所定パターンに形成して、第３図（
ｄ）に示すように導体層４．銅メ・ンキ層５Ａ、Ｃｒ層
５Ｂよりなる三層構造の第１導体層パターン５を形成す
る。
Ｃｒ）層５Ｂを１５００人程度０厚さで蒸着法により形
成した後、該クロム層をレジスト膜（図示せず）を用い
てエンチングにより所定パターンに形成して、第３図（
ｄ）に示すように導体層４．銅メ・ンキ層５Ａ、Ｃｒ層
５Ｂよりなる三層構造の第１導体層パターン５を形成す
る。
次いで該基板上に感光性ポリイミド膜よりなる第１絶縁
層６を形成し、該第１絶８を層６を所定パターンにマス
ク露光した後、未露光部をエンチングして前記第１導体
層パターン５上に絶縁層ビアポール７を形成する。
層６を形成し、該第１絶８を層６を所定パターンにマス
ク露光した後、未露光部をエンチングして前記第１導体
層パターン５上に絶縁層ビアポール７を形成する。
次いで該第１絶縁層６上に、Ｃｒと銅（Ｃｕ）よりなる
二層構造の導体層８をスパッタ法で形成するとともに絶
縁層ビアポールフ内にも前記した導体８を形成して導体
ビアホール９とする。
二層構造の導体層８をスパッタ法で形成するとともに絶
縁層ビアポールフ内にも前記した導体８を形成して導体
ビアホール９とする。
次いで、図示しないがレジスト膜をマスクとして用いて
第３図（ｅ）に示すように、メツキ法により上記導体ビ
アポール９上にＣｕよりなる導体層パターン８Ａを形成
後、前記第１導体層パターン５の形成と同様な手法で導
体層８．銅メツキ層８Ａ、 Ｃｒの蒸着層８Ｂよりなる
第２導体層パターン１０を形成する。
第３図（ｅ）に示すように、メツキ法により上記導体ビ
アポール９上にＣｕよりなる導体層パターン８Ａを形成
後、前記第１導体層パターン５の形成と同様な手法で導
体層８．銅メツキ層８Ａ、 Ｃｒの蒸着層８Ｂよりなる
第２導体層パターン１０を形成する。
次いで第３図（ｆ）に示すように、該第２導体層パター
ン１０を含む基板上に感光性ポリイミド膜よりなる第２
絶縁層１１を形成後、マスクを用いて所定パターンに露
光後、未露光部をエツチングして第２絶縁層ビアホール
１２を形成する。
ン１０を含む基板上に感光性ポリイミド膜よりなる第２
絶縁層１１を形成後、マスクを用いて所定パターンに露
光後、未露光部をエツチングして第２絶縁層ビアホール
１２を形成する。
次いで該第２絶縁層１１上に、Ｃｒ、Ｃｕ層よりなる導
体層１３を形成する。
体層１３を形成する。
次いで第３図（（イ）に示すように、前記第１導体層パ
ターン５．第２導体層パターン１０の形成と同様な方法
で、第３導体層パターン１４を形成後、更に第３絶縁層
１５を形成後、更に第３絶縁層ビアホール１６を形成し
、更にこの第３絶縁層ビアホール１６を前記した方法で
導体ビアホールに変化させ、上記した方法を、繰り返し
て薄膜多層回路基板を形成している。
ターン５．第２導体層パターン１０の形成と同様な方法
で、第３導体層パターン１４を形成後、更に第３絶縁層
１５を形成後、更に第３絶縁層ビアホール１６を形成し
、更にこの第３絶縁層ビアホール１６を前記した方法で
導体ビアホールに変化させ、上記した方法を、繰り返し
て薄膜多層回路基板を形成している。
然し、上記した従来の方法では第１導体層パターン５と
セラミック基板３との表面、第２導体層パターン１０の
表面と第１絶縁層６の表面、および第３導体層パターン
１４の表面と、第２絶縁層１１の表面との間に段差があ
り、この段差は回路となる各導体層パターン５．１０．
１４の厚さを現在の２０μｍの厚さより５０ａｍの厚さ
迄、分厚くして導体抵抗を少なくしようとすると、絶縁
層の厚さを２００ μｍ程度の厚さにする必要があり、
そのため、益々段差′が生じ、形成される多層薄膜回路
基板の表面の平坦化が困難となる。また導体層パターン
と絶縁層の段差を解消するため、絶縁層を厚く形成して
平坦化を図ろうとすると、絶縁層を非常に厚く形成する
必要がある。
セラミック基板３との表面、第２導体層パターン１０の
表面と第１絶縁層６の表面、および第３導体層パターン
１４の表面と、第２絶縁層１１の表面との間に段差があ
り、この段差は回路となる各導体層パターン５．１０．
１４の厚さを現在の２０μｍの厚さより５０ａｍの厚さ
迄、分厚くして導体抵抗を少なくしようとすると、絶縁
層の厚さを２００ μｍ程度の厚さにする必要があり、
そのため、益々段差′が生じ、形成される多層薄膜回路
基板の表面の平坦化が困難となる。また導体層パターン
と絶縁層の段差を解消するため、絶縁層を厚く形成して
平坦化を図ろうとすると、絶縁層を非常に厚く形成する
必要がある。
このように段差が生じると、絶縁層を多層化するにつれ
て、絶縁層の表面に凹凸が生じ、該絶縁層に形成する導
体層パターンが高精度に形成できない問題がある。
て、絶縁層の表面に凹凸が生じ、該絶縁層に形成する導
体層パターンが高精度に形成できない問題がある。
本発明は上記した問題点を解決し、導体層パターンの表
面と絶縁層の表面で段差を発生しないようにした薄膜多
層回路基板の製造方法の提供を目的とする。
面と絶縁層の表面で段差を発生しないようにした薄膜多
層回路基板の製造方法の提供を目的とする。
上記目的を達成する本発明の薄膜多層回路基板は、基板
上の複数層の絶に＆層に形成された導体層パターン同志
が導体ビアホールにて接続された回路基板の製造に於い
て、 前記絶縁層の導体層パターン形成予定領域に予め、凹部
を形成し、該凹部内に導体層パターンを埋設形成するこ
とで構成する。
上の複数層の絶に＆層に形成された導体層パターン同志
が導体ビアホールにて接続された回路基板の製造に於い
て、 前記絶縁層の導体層パターン形成予定領域に予め、凹部
を形成し、該凹部内に導体層パターンを埋設形成するこ
とで構成する。
本発明の方法は、導体層パターンを形成すべき絶縁層の
領域に予め凹部を形成し、この凹部に導体層パターンを
埋設形成して導体層パターンの表面と絶縁層の表面が揃
うようにして、導体層パターンと絶縁層の表面の間で段
差を生じないようにする。
領域に予め凹部を形成し、この凹部に導体層パターンを
埋設形成して導体層パターンの表面と絶縁層の表面が揃
うようにして、導体層パターンと絶縁層の表面の間で段
差を生じないようにする。
以下、図面を用いて本発明の一実施例につき詳細に説明
する。
する。
第１図（ａ）に示すように、導体パターン２１と導体ビ
アホール２３を内部に形成したセラミック基板２２上に
、感光性ポリイミド膜より成る第１絶縁層２４を形成後
、マスク露光法を用いて露光した後、未露光部をエツチ
ングして導体ビアホール２３上に開口部２５を形成する
。
アホール２３を内部に形成したセラミック基板２２上に
、感光性ポリイミド膜より成る第１絶縁層２４を形成後
、マスク露光法を用いて露光した後、未露光部をエツチ
ングして導体ビアホール２３上に開口部２５を形成する
。
次いで第１図（ｂ）に示すように、前記開口部２５を設
けた第１絶縁層２４上にクロム（Ｃｒ）と銅（Ｃｕ）よ
り成る導体層２６を形成する。
けた第１絶縁層２４上にクロム（Ｃｒ）と銅（Ｃｕ）よ
り成る導体層２６を形成する。
次いで第１図（Ｃ）に示すように、前記した開口部２５
を除く基板上にメツキのマスクとなるレジストパターン
２７を形成する。
を除く基板上にメツキのマスクとなるレジストパターン
２７を形成する。
次いで第１図（ｄ）に示すように、前記レジストパター
ン２７をマスクとして電解メツキ法により前記した開口
部２５内に銅メツキ層２８を形成する。
ン２７をマスクとして電解メツキ法により前記した開口
部２５内に銅メツキ層２８を形成する。
次いで第１図（ｅ）に示すように、前記レジストパター
ン２７を除去する。
ン２７を除去する。
このようにすれば回路パターンとなる銅メツキ層２８が
第１絶縁層２４に埋設形成されたことになる。
第１絶縁層２４に埋設形成されたことになる。
次いで第１図（ｆ）に示すように、該基板２２上にクロ
ム（Ｃｒ）よりなる導体層２９をスパッタ法等により形
成し、後の工程で該基板上に形成する層間絶縁層との密
着度を高めるようにする。
ム（Ｃｒ）よりなる導体層２９をスパッタ法等により形
成し、後の工程で該基板上に形成する層間絶縁層との密
着度を高めるようにする。
次いで・第１図（局に示すように、該基板のメツキ層２
８上に所定パターンのレジスト膜３１を形成する。
８上に所定パターンのレジスト膜３１を形成する。
次いで第１図（ｈ）に示すように、該レジスト１模３１
をマスクとしてエツチングにより導体層２６．２９をエ
ツチング除去する。
をマスクとしてエツチングにより導体層２６．２９をエ
ツチング除去する。
次いで第１図（ｉ）に示すように、該レジスト膜３１を
除去する。
除去する。
次いで第１図（ｊ）に示すように、該基板上の銅メツキ
層２８の周囲が導体Ｎ２６．２９で被覆された回路パタ
ーン３２上に前記した第１図（ａ）より第１図（ｉ）迄
の工程の内で第１図（ｆ）の工程のみを除いた方法を用
いて導体ビアホール３３を形成した感光性ポリイミド膜
よりなる第２絶縁層３４を形成する。
層２８の周囲が導体Ｎ２６．２９で被覆された回路パタ
ーン３２上に前記した第１図（ａ）より第１図（ｉ）迄
の工程の内で第１図（ｆ）の工程のみを除いた方法を用
いて導体ビアホール３３を形成した感光性ポリイミド膜
よりなる第２絶縁層３４を形成する。
次いで該第２絶縁層３４上に前記した第１図（ａ）より
第１図（ｉ）までの工程を用いて、銅メツキ層２８の周
囲が導体層２６．２９で被覆された回路パターン３２を
埋設形成した感光性ポリイミド膜よりなる第３絶縁層３
５を形成する。このようにしてセラミック基板２２上に
回路パターン３２が形成された第１絶縁層、導体ビアポ
ール３３が形成された第２絶縁層、回路パターン３２が
形成された第３絶縁層３５が順次形成される。そしてこ
れ等絶縁層を順次積層形成する。このようにすると、こ
れら回路パターン３２を形成する導体層２６ 、２９で
被覆された銅メツキ層２８で形成された回路パターン３
２は、第１絶縁層２４゜第３絶縁層３５内に埋設形成さ
れているので、絶縁層２４．３５の表面と、回路パター
ン３２の表面の間に段差を生じない。
第１図（ｉ）までの工程を用いて、銅メツキ層２８の周
囲が導体層２６．２９で被覆された回路パターン３２を
埋設形成した感光性ポリイミド膜よりなる第３絶縁層３
５を形成する。このようにしてセラミック基板２２上に
回路パターン３２が形成された第１絶縁層、導体ビアポ
ール３３が形成された第２絶縁層、回路パターン３２が
形成された第３絶縁層３５が順次形成される。そしてこ
れ等絶縁層を順次積層形成する。このようにすると、こ
れら回路パターン３２を形成する導体層２６ 、２９で
被覆された銅メツキ層２８で形成された回路パターン３
２は、第１絶縁層２４゜第３絶縁層３５内に埋設形成さ
れているので、絶縁層２４．３５の表面と、回路パター
ン３２の表面の間に段差を生じない。
上記した方法を用いると、第２図に示すように、多層に
形成された絶縁層４１．４２，４３，４４．４５に前記
回路パターン３２形成と同様な手法を用いて導体層パタ
ーン５１．５２Ａ、５２Ｂ、５３Ａ、５３Ｂ、５４Ａ、
５４Ｂ、５５を形成して断面が額縁状で、紙面に対して
垂直方向に伸びる電源、アースパターン（Ｇ／Ｖ） ５
６を形成し、前記絶縁層４３に前記額縁状の電源、アー
スパターン５６の中央部に前記回路パターン３２を形成
するのと同様な手法で紙面に垂直方向に伸びる信号回路
パターン５７を形成すると、薄膜多層同軸回路基板を形
成できる。
形成された絶縁層４１．４２，４３，４４．４５に前記
回路パターン３２形成と同様な手法を用いて導体層パタ
ーン５１．５２Ａ、５２Ｂ、５３Ａ、５３Ｂ、５４Ａ、
５４Ｂ、５５を形成して断面が額縁状で、紙面に対して
垂直方向に伸びる電源、アースパターン（Ｇ／Ｖ） ５
６を形成し、前記絶縁層４３に前記額縁状の電源、アー
スパターン５６の中央部に前記回路パターン３２を形成
するのと同様な手法で紙面に垂直方向に伸びる信号回路
パターン５７を形成すると、薄膜多層同軸回路基板を形
成できる。
また絶縁層４２．４４に前記した導体ビアホール３３を
形成するのと同様な手法を用いて、導体ビアホール層５
８．５９を形成し、信号回路パターン５７と額縁状の電
源、アースパターン５６間を接続する薄膜多層同軸回路
基板を形成できる。
形成するのと同様な手法を用いて、導体ビアホール層５
８．５９を形成し、信号回路パターン５７と額縁状の電
源、アースパターン５６間を接続する薄膜多層同軸回路
基板を形成できる。
以上述べたように、本発明の方法によれば、セラミック
基板上の絶縁層内に導体層が埋設形成されて回路パター
ンが形成されているため、導体層表面と絶８ｉ層表面と
の間に段差が発生せず、これら絶縁層を多層構造に形成
すると表面が平坦な薄膜多層回路基板が得られる。
基板上の絶縁層内に導体層が埋設形成されて回路パター
ンが形成されているため、導体層表面と絶８ｉ層表面と
の間に段差が発生せず、これら絶縁層を多層構造に形成
すると表面が平坦な薄膜多層回路基板が得られる。
以上の説明から明らかなように本発明によれば、表面が
平坦な多層薄膜回路基板が得られる効果がある。
平坦な多層薄膜回路基板が得られる効果がある。
第１図は（ａ）より第１図供）までは、本発明の方法の
一実施例の工程を示す断面図、 第２図は本発明の方法で形成した同軸回路パターンの説
明図、 第３図（ａ）より第３図（ｇ）までは、従来の方法の工
程を示す断面図である。 図において、 ２１導体パターン、２２はセラミンク基板、２３は導体
ビアホール、２４は第１絶縁層、２５は開口部、２６は
導体層、２７はレジストパターン、２８はＣｕメツキ層
、２９は導体層、３１はレジスト膜、３２は回路パター
ン、３３は導体ビアホール、３４は第２絶縁層、３５は
第３絶縁層、４１，４２．４３，４４．４５は絶縁層、
５１．５２Ａ５２Ｂ、５３Ａ、５３Ｂ、５４八、５４Ｂ
、５５は導体層パターン、５６は電源、アースパターン
、５７は信号回路パターン、５８．５９は導体ビアホー
ルを示す。 ４４４曙の歳晶義衣ｌで不し／ｌ氷遭１ｑ１・傾【；末
Ｔ宇部劇”面図第１図 第１図 不杯明／ｌγ；５−幻もシＴ屑窃末↑材面図ｔｅ） 従よ／１ズ項−工材会末υ眸面図
一実施例の工程を示す断面図、 第２図は本発明の方法で形成した同軸回路パターンの説
明図、 第３図（ａ）より第３図（ｇ）までは、従来の方法の工
程を示す断面図である。 図において、 ２１導体パターン、２２はセラミンク基板、２３は導体
ビアホール、２４は第１絶縁層、２５は開口部、２６は
導体層、２７はレジストパターン、２８はＣｕメツキ層
、２９は導体層、３１はレジスト膜、３２は回路パター
ン、３３は導体ビアホール、３４は第２絶縁層、３５は
第３絶縁層、４１，４２．４３，４４．４５は絶縁層、
５１．５２Ａ５２Ｂ、５３Ａ、５３Ｂ、５４八、５４Ｂ
、５５は導体層パターン、５６は電源、アースパターン
、５７は信号回路パターン、５８．５９は導体ビアホー
ルを示す。 ４４４曙の歳晶義衣ｌで不し／ｌ氷遭１ｑ１・傾【；末
Ｔ宇部劇”面図第１図 第１図 不杯明／ｌγ；５−幻もシＴ屑窃末↑材面図ｔｅ） 従よ／１ズ項−工材会末υ眸面図
Claims (1)
- 基板（２２）上の複数層の絶縁層（２４，３４，３５
）上に形成された導体層パターン（３２）同志が導体ビ
アホール（３３）にて接続された回路基板の製造に於い
て、前記絶縁層（２４，３４，３５）の導体層パターン
（３３）形成予定領域に予め、凹部（２５）を形成し、
該凹部内に導体層パターン（３３）を埋設形成すること
を特徴とする薄膜多層回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23833588A JPH0286193A (ja) | 1988-09-22 | 1988-09-22 | 薄膜多層回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23833588A JPH0286193A (ja) | 1988-09-22 | 1988-09-22 | 薄膜多層回路基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286193A true JPH0286193A (ja) | 1990-03-27 |
Family
ID=17028677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23833588A Pending JPH0286193A (ja) | 1988-09-22 | 1988-09-22 | 薄膜多層回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756675B1 (en) * | 1996-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104398A (ja) * | 1986-10-21 | 1988-05-09 | 日本特殊陶業株式会社 | 多層配線基板の製造方法 |
-
1988
- 1988-09-22 JP JP23833588A patent/JPH0286193A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104398A (ja) * | 1986-10-21 | 1988-05-09 | 日本特殊陶業株式会社 | 多層配線基板の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756675B1 (en) * | 1996-08-20 | 2004-06-29 | Seiko Epson Corporation | Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal |
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