JPH0286214A - 奇数分周回路 - Google Patents
奇数分周回路Info
- Publication number
- JPH0286214A JPH0286214A JP23685688A JP23685688A JPH0286214A JP H0286214 A JPH0286214 A JP H0286214A JP 23685688 A JP23685688 A JP 23685688A JP 23685688 A JP23685688 A JP 23685688A JP H0286214 A JPH0286214 A JP H0286214A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- stage
- clock
- output
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
- H03K23/502—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two
- H03K23/505—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits with a base or a radix other than a power of two with a base which is an odd number
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
５０％近傍のデユーティファクタを有するクロックを奇
数分周して得る奇数分周回路に関し、簡易な構成でしか
も無調整の奇数分周回路を提供することを目的とし、 それぞれクロック端子とデータ端子とリセット端子を有
するｎ段のＤ型フリップフロップと、複数入力信号を否
定論理和する否定論理和回路を備え、ｎ段のＤ型フリッ
プフロップの内第１段目のＤ型フリップフロップの当該
クロック端子へ入力する所定ビットレートのクロックを
分周した正出力と、（ｎ−１）段目のＤ型フリップフロ
ップの正出力とクロックとを否定論理和回路で否定論理
和し、その出力をｎ段目のＤ型フリソプフロンブのリセ
ット端子へ送出するように構成する。
数分周して得る奇数分周回路に関し、簡易な構成でしか
も無調整の奇数分周回路を提供することを目的とし、 それぞれクロック端子とデータ端子とリセット端子を有
するｎ段のＤ型フリップフロップと、複数入力信号を否
定論理和する否定論理和回路を備え、ｎ段のＤ型フリッ
プフロップの内第１段目のＤ型フリップフロップの当該
クロック端子へ入力する所定ビットレートのクロックを
分周した正出力と、（ｎ−１）段目のＤ型フリップフロ
ップの正出力とクロックとを否定論理和回路で否定論理
和し、その出力をｎ段目のＤ型フリソプフロンブのリセ
ット端子へ送出するように構成する。
本発明は、５０％近傍のデユーティファクタを有するク
ロックを奇数分周して得る奇数分周回路に関する。
ロックを奇数分周して得る奇数分周回路に関する。
例えば、基準発振器から生成した基準クロックを奇数分
周して、ディジタルデータを再生するためのタイミング
用クロックや大規模集積回路の動作用として生成するこ
とがあり、このようなりロックはそのデユーティファク
タが５０％近傍であることが必要となる。
周して、ディジタルデータを再生するためのタイミング
用クロックや大規模集積回路の動作用として生成するこ
とがあり、このようなりロックはそのデユーティファク
タが５０％近傍であることが必要となる。
即ち、ディジタルデータを正確に再生したり、大規模集
積回路を正常な状態で動作させるためには、デユータイ
ファクタが５０％近傍のクロ・ツクで確実にタイミング
を取ることが要求される。
積回路を正常な状態で動作させるためには、デユータイ
ファクタが５０％近傍のクロ・ツクで確実にタイミング
を取ることが要求される。
しかも、かかる回路は機器の小型化傾向に伴い奇数分周
したクロックのデユーティファクタが５０％近傍となる
奇数分周回路にあっても簡易な構成で実現することが要
求される。
したクロックのデユーティファクタが５０％近傍となる
奇数分周回路にあっても簡易な構成で実現することが要
求される。
第６図は従来例を説明するブロック図、第７図は従来例
におけるタイムチャートを説明する図をそれぞれ示す。
におけるタイムチャートを説明する図をそれぞれ示す。
第６図に示す従来例は３分周のクロック（即ら、分周比
が３のクロック）を得るための３分周回路の構成であり
、第７図はその回路の各位置における信号波形を示すも
のである。
が３のクロック）を得るための３分周回路の構成であり
、第７図はその回路の各位置における信号波形を示すも
のである。
３分周回路は２個のＤ型フリップフロップ回路（以下Ｄ
−Ｆ、Ｆ回路と称する）１１．１２と、出力段の５Ｒ−
Ｆ、Ｆ回路１３と、遅延回路（以下ＤＬ回路と称する）
１４及び否定論理和回路（以下ＮＯＲゲートと称する）
１５とを具備している。
−Ｆ、Ｆ回路と称する）１１．１２と、出力段の５Ｒ−
Ｆ、Ｆ回路１３と、遅延回路（以下ＤＬ回路と称する）
１４及び否定論理和回路（以下ＮＯＲゲートと称する）
１５とを具備している。
１段目のＤ−Ｆ、Ｆ回路１１のクロック端子Ｃには、例
えば図示省略している制御部から処理タイミング用とし
て送出するクロック■が人力し、そのデータ端子りには
ＮＯＲゲート１５の出力■が入力する。
えば図示省略している制御部から処理タイミング用とし
て送出するクロック■が人力し、そのデータ端子りには
ＮＯＲゲート１５の出力■が入力する。
ＮＯＲゲート１５には１段目のＤ−Ｆ、Ｆ回路１１の正
出力■と、２段目のＤ−Ｆ、Ｆ回路１２の正出力■とが
入力し、それを否定論理和して１段目のＤ−Ｆ、Ｆ回路
１１のデータ端子りへ出力される。
出力■と、２段目のＤ−Ｆ、Ｆ回路１２の正出力■とが
入力し、それを否定論理和して１段目のＤ−Ｆ、Ｆ回路
１１のデータ端子りへ出力される。
ＤＬ回路１４はクロック■の１／２周期（半ビット）分
を遅延するように調整されており、例えば約５ｎｓの遅
延が得られるインバータを複数直列に接続して、半ビツ
ト分程度の遅延が得られるように調整する。
を遅延するように調整されており、例えば約５ｎｓの遅
延が得られるインバータを複数直列に接続して、半ビツ
ト分程度の遅延が得られるように調整する。
又、ＤＬ回路１４には例えば同軸線等を用いて遅延量を
調整することがあり、同軸線が約２０ｃｍでｉｎｓ程度
の遅延が得られる。
調整することがあり、同軸線が約２０ｃｍでｉｎｓ程度
の遅延が得られる。
１段目のＤ−Ｆ、Ｆ回路１１と２段目のＤ−Ｆ。
Ｆ回路１２は、第７図に示すようにクロック端子Ｃに入
力するクロック■を１周期シフトした状態で１／２分周
し、２段目のＤ−Ｆ、Ｆ回路１２の正出力■をＤＬ回路
１４はクロック■の半ビット分相当遅延させた出力■を
５Ｒ−Ｆ、Ｆ回路１３のリセット端子Ｒに送出する。
力するクロック■を１周期シフトした状態で１／２分周
し、２段目のＤ−Ｆ、Ｆ回路１２の正出力■をＤＬ回路
１４はクロック■の半ビット分相当遅延させた出力■を
５Ｒ−Ｆ、Ｆ回路１３のリセット端子Ｒに送出する。
一方、１段目のＤ−Ｆ、Ｆ回路１１の正出力■は５Ｒ−
Ｆ、Ｆ回路１３のセット端子Ｓに送出され、これらによ
り５Ｒ−Ｆ、Ｆ回路１３をセット−リセットと繰り返す
ことにより３分周の出力■が５Ｒ−Ｆ、Ｆ回路１３の正
出力として出力される。
Ｆ、Ｆ回路１３のセット端子Ｓに送出され、これらによ
り５Ｒ−Ｆ、Ｆ回路１３をセット−リセットと繰り返す
ことにより３分周の出力■が５Ｒ−Ｆ、Ｆ回路１３の正
出力として出力される。
又、３分周出力■のデユーティファクタは正出力■を半
ビット分相当遅延させた出力■と、正出力■とによりク
ロック■と同じデユーティファクタ（５０％近傍）が得
られる。即ち、ＤＬ回路１４はデユーティファクタを調
整するために設けられている。
ビット分相当遅延させた出力■と、正出力■とによりク
ロック■と同じデユーティファクタ（５０％近傍）が得
られる。即ち、ＤＬ回路１４はデユーティファクタを調
整するために設けられている。
このように、ＤＬ回路１４によりデユーティファクタを
可変調整することにより、所定の奇数分周出力をデユー
ティファクタが５０％近傍に調整する。
可変調整することにより、所定の奇数分周出力をデユー
ティファクタが５０％近傍に調整する。
［発明が解決しようとする課題〕
しかし、上述のＤＬ回路１４は遅延素子として複数個の
インバータ素子や所定長の同軸線を用いているため、そ
れらの設置スペースが大きくなる。
インバータ素子や所定長の同軸線を用いているため、そ
れらの設置スペースが大きくなる。
又、各インバータ素子や所定長の同軸線共にそれぞれ遅
延特性に偏差があり、正確な遅延量を得るためには複数
のインバータ素子や同軸線の中から選択しながら調整す
る必要があり、更に入力するクロック■の周波数が変わ
るとその度にこれら遅延素子を再調整する必要がある。
延特性に偏差があり、正確な遅延量を得るためには複数
のインバータ素子や同軸線の中から選択しながら調整す
る必要があり、更に入力するクロック■の周波数が変わ
るとその度にこれら遅延素子を再調整する必要がある。
本発明は、簡易な構成でしかも無調整の奇数分周回路を
提供することを目的とする。
提供することを目的とする。
第１図は本発明の詳細な説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中の２０（１）〜
２０（ｎ）はそれぞれクロック端子Ｃとデータ端子りと
リセット端子Ｒを有するｎ段のＤ型フリップフロップで
あり、 ３０はｎ段のＤ型フリップフロップ２０（１） 〜２
０（ロ）のうち第１段のＤ型フリップフロップ２０（１
）の正出力Ｑと、（ｎ−１）段のＤ型フリップフロップ
２０（ｎ−１）の正出力Ｑと、クロックとを否定論理和
する否定論理和回路であり、 ｎ段のＤ型フリップフロップ２０ （１）〜２０（ｎ）
の第１段目のＤ型フリップフロップ２０（１）の当該ク
ロック端子Ｃへ入力する所定ビットレートのクロックＣ
ＬＫを分周した正出力Ｑと、（ｎ−１）段目のＤ型フリ
ップフロップ２０（ｎ−１）の正出力ＱとクロックＣＬ
Ｋとを否定論理和回路３０で否定論理和し、その出力を
ｎ段目のＤ型フリップフロップ２０（ｎ）のリセット端
子Ｒへ送出するように構成することにより、本課題を解
決するための手段とする。
２０（ｎ）はそれぞれクロック端子Ｃとデータ端子りと
リセット端子Ｒを有するｎ段のＤ型フリップフロップで
あり、 ３０はｎ段のＤ型フリップフロップ２０（１） 〜２
０（ロ）のうち第１段のＤ型フリップフロップ２０（１
）の正出力Ｑと、（ｎ−１）段のＤ型フリップフロップ
２０（ｎ−１）の正出力Ｑと、クロックとを否定論理和
する否定論理和回路であり、 ｎ段のＤ型フリップフロップ２０ （１）〜２０（ｎ）
の第１段目のＤ型フリップフロップ２０（１）の当該ク
ロック端子Ｃへ入力する所定ビットレートのクロックＣ
ＬＫを分周した正出力Ｑと、（ｎ−１）段目のＤ型フリ
ップフロップ２０（ｎ−１）の正出力ＱとクロックＣＬ
Ｋとを否定論理和回路３０で否定論理和し、その出力を
ｎ段目のＤ型フリップフロップ２０（ｎ）のリセット端
子Ｒへ送出するように構成することにより、本課題を解
決するための手段とする。
奇数分周するクロックＣＬＫは、第１段目のＤ型フリッ
プフロップ２０（１）の正出力Ｑと（ｎ −１）段目の
Ｄ型フリップフロップ２０（ｎ−１）の正出力Ｑと共に
否定論理和回路３０で否定論理和し、その出力をｎ段目
のＤ型フリップフロップ２０ （ｎ）のリセット端子Ｒ
へ送出してｎ段目のＤ型フリップフロップ２０（ｎ）の
正出力Ｑをリセットすることにより、５０％近傍のデユ
ーティファクタを有する奇数分周出力が得られる。
プフロップ２０（１）の正出力Ｑと（ｎ −１）段目の
Ｄ型フリップフロップ２０（ｎ−１）の正出力Ｑと共に
否定論理和回路３０で否定論理和し、その出力をｎ段目
のＤ型フリップフロップ２０ （ｎ）のリセット端子Ｒ
へ送出してｎ段目のＤ型フリップフロップ２０（ｎ）の
正出力Ｑをリセットすることにより、５０％近傍のデユ
ーティファクタを有する奇数分周出力が得られる。
これは、奇数分周するクロックの周波数に対応したデユ
ティファクタ調整が自動的に否定論理和回路３０で行わ
れるため、無調整の奇数分周回路を簡易な構成で実現す
ることが可能となる。
ティファクタ調整が自動的に否定論理和回路３０で行わ
れるため、無調整の奇数分周回路を簡易な構成で実現す
ることが可能となる。
以下本発明の要旨を第２図〜第５図に示す実施例により
具体的に説明する。
具体的に説明する。
第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例におけるタイムチャートを説明する図、
第４図は本発明の他の実施例を説明するブロック図、第
５図は本発明の他の実施例におけるタイムチャートを説
明する図をそれぞれ示す。尚、全図を通じて同一符号は
同一対象物を示す。
本発明の実施例におけるタイムチャートを説明する図、
第４図は本発明の他の実施例を説明するブロック図、第
５図は本発明の他の実施例におけるタイムチャートを説
明する図をそれぞれ示す。尚、全図を通じて同一符号は
同一対象物を示す。
第２図に示す実施例は分周比３の分周回路の構成例であ
り、第１図で説明したｎ個のＤ−Ｆ、Ｆ回路２０（１）
〜２０（ｎ）として、２個のＤ−Ｆ、Ｆ回路２０（１
） 、 ２０（２）で構成し、否定論理和回路３０とし
て、２人力のＮＯＲゲート３０ａで構成した例である。
り、第１図で説明したｎ個のＤ−Ｆ、Ｆ回路２０（１）
〜２０（ｎ）として、２個のＤ−Ｆ、Ｆ回路２０（１
） 、 ２０（２）で構成し、否定論理和回路３０とし
て、２人力のＮＯＲゲート３０ａで構成した例である。
Ｄ−Ｆ、Ｆ回路２０（１）でクロック■を２分周した時
の正出力■′と、この正出力■′をＤ−Ｆ。
の正出力■′と、この正出力■′をＤ−Ｆ。
Ｆ回路２０ （２）のデータ端子りに入力し、クロック
■を２分周する時正出力■′とクロック■とをＮＯＲゲ
ート３０で否定論理和した出力■′にて強制的にリセッ
トすることにより、クロックのと同等の５０％近傍のデ
ユーティファクタを有する３分周の出力■が正出力端子
Ｑより取り出せる。
■を２分周する時正出力■′とクロック■とをＮＯＲゲ
ート３０で否定論理和した出力■′にて強制的にリセッ
トすることにより、クロックのと同等の５０％近傍のデ
ユーティファクタを有する３分周の出力■が正出力端子
Ｑより取り出せる。
尚、反転出力端子＊Ｑの出力■′は正出力端子Ｑの出力
■の逆位相を有し、これはＤ−Ｆ、Ｆ回路２０（１）の
データ端子Ｄヘフィードバックされている。
■の逆位相を有し、これはＤ−Ｆ、Ｆ回路２０（１）の
データ端子Ｄヘフィードバックされている。
上述の状況を第３図に示している。即ち、Ｄ−Ｆ、Ｆ回
路２０（１）の正出力■′はクロック■を２分周したも
のが取り出されるが、デユーティファクタは５０％近傍
ではない。
路２０（１）の正出力■′はクロック■を２分周したも
のが取り出されるが、デユーティファクタは５０％近傍
ではない。
又、Ｄ−Ｆ、Ｆ回路２０ （２）もクロック■を２分周
するが、ＮＯＲゲート３０の出力■′により強制的にリ
セットされることにより、その正出力■はクロック■を
３分周したものが出力される。
するが、ＮＯＲゲート３０の出力■′により強制的にリ
セットされることにより、その正出力■はクロック■を
３分周したものが出力される。
しかも、この反転出力■′がＤ−Ｆ、Ｆ回路２０（１）
のデータ端子Ｄヘフィードバックされることにより、そ
のデユーティファクタもクロック■のデユーティファク
タに対応した５０％近傍が得られる。
のデータ端子Ｄヘフィードバックされることにより、そ
のデユーティファクタもクロック■のデユーティファク
タに対応した５０％近傍が得られる。
第４図の実施例は５分周の場合の例である。この場合、
ｎ個のＤ−Ｆ、Ｆ回路２０（１） 〜２０（ｎ）として
、３個のＤ−Ｆ、Ｆ回路２０（１）〜２０（３）で構成
し、 否定論理和回路３０として、３人力のＮＯＲゲート３０
ｂで構成した例である。
ｎ個のＤ−Ｆ、Ｆ回路２０（１） 〜２０（ｎ）として
、３個のＤ−Ｆ、Ｆ回路２０（１）〜２０（３）で構成
し、 否定論理和回路３０として、３人力のＮＯＲゲート３０
ｂで構成した例である。
この場合の動作も第２図の場合と同様に処理され、その
具体的なタイムチャートが第４図に示されている。即ち
、ＮＯＲゲート３０ｂで３個目のＤ−Ｆ、Ｆ回路２０
（３）の分周が強制的に５分周でリセットされ、５０％
近傍のデユーティファクタを有する５分周出力■′が得
られる。
具体的なタイムチャートが第４図に示されている。即ち
、ＮＯＲゲート３０ｂで３個目のＤ−Ｆ、Ｆ回路２０
（３）の分周が強制的に５分周でリセットされ、５０％
近傍のデユーティファクタを有する５分周出力■′が得
られる。
上述のような構成で任意の奇数分周回路が得られる。
しかも、本発明の実施例では第６図で説明した最終出力
段５Ｒ−Ｆ、Ｆ回路１３とＤＬ回路１４とが削除され、
更に第６図で１段目のＤ−Ｆ、Ｆ回路のデータ端子Ｄヘ
フィードバックをかけるためのＮＯＲゲートを、本実施
例では最終段のＤ−Ｆ、Ｆ回路のリセット信号を出力す
るために使用し、ＤＬ回路１４の代わりをさせた構成と
なるため、より簡易な回路構成で奇数分周回路が得られ
る。
段５Ｒ−Ｆ、Ｆ回路１３とＤＬ回路１４とが削除され、
更に第６図で１段目のＤ−Ｆ、Ｆ回路のデータ端子Ｄヘ
フィードバックをかけるためのＮＯＲゲートを、本実施
例では最終段のＤ−Ｆ、Ｆ回路のリセット信号を出力す
るために使用し、ＤＬ回路１４の代わりをさせた構成と
なるため、より簡易な回路構成で奇数分周回路が得られ
る。
このような構成は、無調整の奇数分周回路であるため集
積回路化により適したものとなる。
積回路化により適したものとなる。
以上のような本発明によれば、デユーティファクタ５０
％近傍の奇数分周パルスをより簡易な奇数分周回路で得
ることが出来る。
％近傍の奇数分周パルスをより簡易な奇数分周回路で得
ることが出来る。
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は本発明の他の実施例を説明するブロック図、 第５図は本発明の他の実施例におけるタイムチャートを
説明する図、 第６図は従来例を説明するブロック図、第７図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １１．１２．２０（１） 〜２０（ｎ）はＤ−Ｆ、Ｆ回
路、１３は５Ｒ−Ｆ、Ｆ回路、 １４はＤＬ回路、 １５、３０ａ、 ３０ｂはＮＯＲゲー１−１３０は否定
論理和回路、 不奏沖月の実４ａ仔り乏説ａ閂イる７゛口・・ノフ亙菓
２区 Ａ（４４８月の 夕ごｅｒＦＪＩてＬ’１７Ｂクィム干
ヤー斤Ｅ ＲＢＦ４ ？ろ２第３ 囚
本発明の詳細な説明するブロック図、第３図は本発明の
実施例におけるタイムチャートを説明する図、 第４図は本発明の他の実施例を説明するブロック図、 第５図は本発明の他の実施例におけるタイムチャートを
説明する図、 第６図は従来例を説明するブロック図、第７図は従来例
におけるタイムチャートを説明する図、 をそれぞれ示す。 図において、 １１．１２．２０（１） 〜２０（ｎ）はＤ−Ｆ、Ｆ回
路、１３は５Ｒ−Ｆ、Ｆ回路、 １４はＤＬ回路、 １５、３０ａ、 ３０ｂはＮＯＲゲー１−１３０は否定
論理和回路、 不奏沖月の実４ａ仔り乏説ａ閂イる７゛口・・ノフ亙菓
２区 Ａ（４４８月の 夕ごｅｒＦＪＩてＬ’１７Ｂクィム干
ヤー斤Ｅ ＲＢＦ４ ？ろ２第３ 囚
Claims (1)
- 【特許請求の範囲】 所定ビットレートのクロックを奇数分周して５０％近傍
のデューティファクタを有する連続パルスを得る奇数分
周回路であって、 それぞれクロック端子（Ｃ）とデータ端子（Ｄ）とリセ
ット端子（Ｒ）を有するｎ段のＤ型フリップフロップ（
２０（１）〜２０（ｎ））と、複数入力信号を否定論理
和する否定論理和回路（３０）を備え、 前記ｎ段のＤ型フリップフロップ（２０（１）〜２０（
ｎ））の内第１段目のＤ型フリップフロップ（２０（１
））の当該クロック端子（Ｃ）へ入力する所定ビットレ
ートのクロック（ＣＬＫ）を分周した正出力（Ｑ）と、
（ｎ−１）段目のＤ型フリップフロップ（２０（ｎ−１
））の正出力（Ｑ）と前記クロック（ＣＬＫ）とを前記
否定論理和回路（３０）で否定論理和し、その出力をｎ
段目のＤ型フリップフロップ（２０（ｎ））のリセット
端子（Ｒ）へ送出することを特徴とする奇数分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685688A JPH0286214A (ja) | 1988-09-21 | 1988-09-21 | 奇数分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685688A JPH0286214A (ja) | 1988-09-21 | 1988-09-21 | 奇数分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0286214A true JPH0286214A (ja) | 1990-03-27 |
Family
ID=17006817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23685688A Pending JPH0286214A (ja) | 1988-09-21 | 1988-09-21 | 奇数分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0286214A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879202B2 (en) | 2001-08-28 | 2005-04-12 | Xilinx, Inc. | Multi-purpose digital frequency synthesizer circuit for a programmable logic device |
| WO2006051490A1 (en) * | 2004-11-15 | 2006-05-18 | Koninklijke Philips Electronics N.V. | Frequency division by odd integers |
-
1988
- 1988-09-21 JP JP23685688A patent/JPH0286214A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6879202B2 (en) | 2001-08-28 | 2005-04-12 | Xilinx, Inc. | Multi-purpose digital frequency synthesizer circuit for a programmable logic device |
| WO2006051490A1 (en) * | 2004-11-15 | 2006-05-18 | Koninklijke Philips Electronics N.V. | Frequency division by odd integers |
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