JPH0287201A - 遠隔制御システムの被制御装置 - Google Patents
遠隔制御システムの被制御装置Info
- Publication number
- JPH0287201A JPH0287201A JP23813688A JP23813688A JPH0287201A JP H0287201 A JPH0287201 A JP H0287201A JP 23813688 A JP23813688 A JP 23813688A JP 23813688 A JP23813688 A JP 23813688A JP H0287201 A JPH0287201 A JP H0287201A
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- controlled
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は被制御装置側のＣＰＵが暴走した場合において
も誤制御の発生を防止し得る遠隔制御システムの被制御
装置に関する。
も誤制御の発生を防止し得る遠隔制御システムの被制御
装置に関する。
（従来の技術）
ダムの水門開閉制御や電力配電線のルート切り替え制御
などにおいては、制御対象部分に被制御装置を設置して
これを中央側に設置されたホスト制御装置によって制御
することが多い。
などにおいては、制御対象部分に被制御装置を設置して
これを中央側に設置されたホスト制御装置によって制御
することが多い。
第２図はこのような場合に用いられる被制御装置の一例
を示すブロック図である。
を示すブロック図である。
この図に示す被制御装置は、この装置全体を制御するＣ
ＰＵ （演算処理装置）１０１と、このＣＰＵＬＯＩと
ホスト制御装置（図示は省略する）との通信を行なう通
信インタフェース１０２と、前記ＣＰＵｌ０Ｉから制御
データが出力されたときこれを保持して制御対象機器（
図示は省略する）を制御する制御出力信号保持回路１０
８と、前記ＣＰＵｌ０Ｉが前記制御出力信号保持回路１
０８に対して所定時間内に所定の値を書き込まないとき
これを検知してリセット信号を発生する第１初期化回路
１１０と、電源投入時にリセット信号を発生する第２初
期化回路１１３と、これら第１、第２初期化回路１１０
，１１３のいずれかからリセット信号が出力されたとき
前記ＣＰＵｌ０Ｉを初期化する論理和回路１１１とを備
えている。
ＰＵ （演算処理装置）１０１と、このＣＰＵＬＯＩと
ホスト制御装置（図示は省略する）との通信を行なう通
信インタフェース１０２と、前記ＣＰＵｌ０Ｉから制御
データが出力されたときこれを保持して制御対象機器（
図示は省略する）を制御する制御出力信号保持回路１０
８と、前記ＣＰＵｌ０Ｉが前記制御出力信号保持回路１
０８に対して所定時間内に所定の値を書き込まないとき
これを検知してリセット信号を発生する第１初期化回路
１１０と、電源投入時にリセット信号を発生する第２初
期化回路１１３と、これら第１、第２初期化回路１１０
，１１３のいずれかからリセット信号が出力されたとき
前記ＣＰＵｌ０Ｉを初期化する論理和回路１１１とを備
えている。
そして、前記ホスト制御装置から制御信号が供給される
毎に前記ＣＰＵｌ０１は前記通信インタフェース１０２
を介してこの制御信号を受は取るとともに、この制御信
号に基づいて制御データを作成してこれを制御出力信号
保持回路１０８に書き込み制御対象機器を制御する。
毎に前記ＣＰＵｌ０１は前記通信インタフェース１０２
を介してこの制御信号を受は取るとともに、この制御信
号に基づいて制御データを作成してこれを制御出力信号
保持回路１０８に書き込み制御対象機器を制御する。
また、前記ＣＰＵｌ０Ｉが前記制御出力信号保持回路１
０８に対して所定時間内に所定のイ１αを書き込まない
ときには第１初期化回路１１０がこれを検知してリセッ
ト信号を発生し前記Ｃｒ’ＵＩＯ１を初期化する。
０８に対して所定時間内に所定のイ１αを書き込まない
ときには第１初期化回路１１０がこれを検知してリセッ
ト信号を発生し前記Ｃｒ’ＵＩＯ１を初期化する。
ところでこのような制御システムにおいては、被制御装
置が誤動作すると、この誤動作に起因して人身事故や重
大事故が発生することが予想されるため、従来から様々
な誤動作防止方法がとられている。
置が誤動作すると、この誤動作に起因して人身事故や重
大事故が発生することが予想されるため、従来から様々
な誤動作防止方法がとられている。
例えば、伝送エラーに対しては、次に述べるようにして
誤制御が発生しないようにしている。
誤制御が発生しないようにしている。
ホスト制御装置から１つの制御命令を送信するときこれ
を数回連続して繰り返し送信させる。
を数回連続して繰り返し送信させる。
そして、この制御命令を受けた被制御装置側ではこの制
御命令が所定回数以上正しく受信されたときこの制御命
令に基づいて制御対象機器を制御する。
御命令が所定回数以上正しく受信されたときこの制御命
令に基づいて制御対象機器を制御する。
また他の方法として、上述した受信動作によって受信さ
れた制御命令を被制御装置からホスト制御装置に送り返
してこのホスト制御袋ｉδ側に前記制御命令内容を確認
させるとともに、このホスト制御装置から確認ＯＫの応
答信号が出力されたとき被制御装置側で制御対象機器の
制御を行なう方法もとられている。
れた制御命令を被制御装置からホスト制御装置に送り返
してこのホスト制御袋ｉδ側に前記制御命令内容を確認
させるとともに、このホスト制御装置から確認ＯＫの応
答信号が出力されたとき被制御装置側で制御対象機器の
制御を行なう方法もとられている。
また何等かの原因によりＣＰＵｌ０Ｌが暴走した場合に
は、第１初期化回路１１０がこれを検知してＣｒ’ＵＩ
Ｏ１をリセットし制御出力信号保持回路１０８の内容が
正しく保持されるようにしている。
は、第１初期化回路１１０がこれを検知してＣｒ’ＵＩ
Ｏ１をリセットし制御出力信号保持回路１０８の内容が
正しく保持されるようにしている。
しかしながらこのようなＣＩ） Ｕ ｎ走対東方法では
、ＣＩ） Ｕ Ｉ Ｏ１が暴走してから所定期間、ＣＰ
Ｕ１０１の暴走を検知することができないため、この間
このＣＰＵｌ０Ｉが制御出力信号保持回路１０８に対し
て誤った制御データを書き込んでしまい、制御対象機器
を誤動作させる虞れがあった。
、ＣＩ） Ｕ Ｉ Ｏ１が暴走してから所定期間、ＣＰ
Ｕ１０１の暴走を検知することができないため、この間
このＣＰＵｌ０Ｉが制御出力信号保持回路１０８に対し
て誤った制御データを書き込んでしまい、制御対象機器
を誤動作させる虞れがあった。
そこでこのような問題を除くために、第１初期化回路１
０８の検知時間を短くして前記ＣＦ’ＵＩＯ１が暴走し
てからこの第１初期化回路１０８からリセット信号が出
力されるまでに必要な時間を短くする方法もある。
０８の検知時間を短くして前記ＣＦ’ＵＩＯ１が暴走し
てからこの第１初期化回路１０８からリセット信号が出
力されるまでに必要な時間を短くする方法もある。
しかし、プログラムの構造やその大きさによっては制御
命令間隔が５０ ｍ ｓ以上になるものがあり、この場
合ＣＰＵ Ｉ Ｏ１が１つの命令を実行するのに要する
時間を１０μｓであるとすると、このＣＰＵ １０１が
暴走を開始してから初期化されるまでの間に、約５００
０命令が実行されることになるため、この間に制御出力
信号保持回路１０８に誤った制御データが書き込まれる
虞がある。
命令間隔が５０ ｍ ｓ以上になるものがあり、この場
合ＣＰＵ Ｉ Ｏ１が１つの命令を実行するのに要する
時間を１０μｓであるとすると、このＣＰＵ １０１が
暴走を開始してから初期化されるまでの間に、約５００
０命令が実行されることになるため、この間に制御出力
信号保持回路１０８に誤った制御データが書き込まれる
虞がある。
（発明の目的）
本発明は上記の：１ｃ情に鑑みてなされたものであって
、ＣＰＵが暴走した場合においても制御対象機器が誤制
御されないようにすることができ、これによってシステ
ムの安全性を向上させることができる遠隔制御システム
の被制御装置を提供することを目的としている。
、ＣＰＵが暴走した場合においても制御対象機器が誤制
御されないようにすることができ、これによってシステ
ムの安全性を向上させることができる遠隔制御システム
の被制御装置を提供することを目的としている。
（発明のＪＭ要）
上記の問題点を解決するために本発明による遠隔制御シ
ステムの被制御装置においては、ホスト制御装置から制
御指令が出力されたときを基準として所定期間だけ制御
出力信号保持回路を書き込み可能状態にすることにより
ＣＰＵが暴走した場合にも前記制御出力信号保持回路が
不用意に書き換えられないようして、前記ＣＰＵの暴走
に起因する制御対象機器の誤制御を防止することを特徴
としている。
ステムの被制御装置においては、ホスト制御装置から制
御指令が出力されたときを基準として所定期間だけ制御
出力信号保持回路を書き込み可能状態にすることにより
ＣＰＵが暴走した場合にも前記制御出力信号保持回路が
不用意に書き換えられないようして、前記ＣＰＵの暴走
に起因する制御対象機器の誤制御を防止することを特徴
としている。
（実施例）
第１図は本発明による遠隔制御システムの被制御装置の
一実施例を示すブロック図である。
一実施例を示すブロック図である。
この図に示す遠隔制御システムの被制御装置はこの装置
全体を制御するＣＰＵＩと、このＣＰＵ１とホスト制御
装ｒａ（図示は省略する）との通信を行なう通信インタ
フェース２と、前記ホスト制御装置から制御命令が供給
されたときこれを検知するとともにこのときを基準とし
て所定期間内に前記ＣＰＵＩから書込み信号Ｓ３が出力
された際これを取り込んで出力する書込みゲート回路９
と、この書込みゲート回路９から書込み信号Ｓ３が出力
されたとき前記ＣＰＵＩから出力されている制御データ
を取り込むとともにこれを保持して制御対象機器（図示
は省略する）を制御する制御出力信号保持回路８と、前
記ＣＰＵ１が前記制御出力信号保持回路８に対して所定
時間内に所定の値を書き込まないときこれを検知してリ
セット信号を発生する第１初期化回路１０と、ｆ４！、
源投入時にリセット信号を発生する第２初期化回路１３
と、これら第１、第２初期化回路１０．１３のいずれか
からリセット信号が出力されたとき前記ＣＰＵ １を初
期化する論理和回路１１とを備えている。
全体を制御するＣＰＵＩと、このＣＰＵ１とホスト制御
装ｒａ（図示は省略する）との通信を行なう通信インタ
フェース２と、前記ホスト制御装置から制御命令が供給
されたときこれを検知するとともにこのときを基準とし
て所定期間内に前記ＣＰＵＩから書込み信号Ｓ３が出力
された際これを取り込んで出力する書込みゲート回路９
と、この書込みゲート回路９から書込み信号Ｓ３が出力
されたとき前記ＣＰＵＩから出力されている制御データ
を取り込むとともにこれを保持して制御対象機器（図示
は省略する）を制御する制御出力信号保持回路８と、前
記ＣＰＵ１が前記制御出力信号保持回路８に対して所定
時間内に所定の値を書き込まないときこれを検知してリ
セット信号を発生する第１初期化回路１０と、ｆ４！、
源投入時にリセット信号を発生する第２初期化回路１３
と、これら第１、第２初期化回路１０．１３のいずれか
からリセット信号が出力されたとき前記ＣＰＵ １を初
期化する論理和回路１１とを備えている。
ＣＰＵＩはマイクロプロセッサやこのマイクロプロセッ
サのプログラム等が格納されているＲＯＭ、前記マイク
ロプロセッサの作業エリア等として使用されるＲＡＭ等
を備え、前記プログラムに基づいて装置全体を制御する
。
サのプログラム等が格納されているＲＯＭ、前記マイク
ロプロセッサの作業エリア等として使用されるＲＡＭ等
を備え、前記プログラムに基づいて装置全体を制御する
。
また通信インタフェース２は直列／並列変換及び並列／
直列変換を行なう直・拉変換回路と１通信のタイミング
を制御するのに必要な各種信号を発生するタイミング信
号生成回路等とを備え、受信側通信線１５を介して前記
ホスト制御装置から制御信号等が供給されたときこれを
受は取りながらこの制御信号を直／並変換するとともに
この直／並変換動作が終了する毎に受信割り込み信号Ｓ
を発生して直／並変換動作によって作成された制御デー
タを前記ＣＰＵ１に取り込ませる。またこの通信インタ
フェース２は送信が可能なとき送信可能許可信号Ｓ２を
発生してこれを前記ＣＰＵ１に供給する。そして、この
ＣＰＵＩから送信データが出力されたときこれを取り込
んで並／直変換するとともに、この直／並変換動作によ
って得られた送信信号を送信側通信線１６を介して前記
ホスト制御装置に供給する。
直列変換を行なう直・拉変換回路と１通信のタイミング
を制御するのに必要な各種信号を発生するタイミング信
号生成回路等とを備え、受信側通信線１５を介して前記
ホスト制御装置から制御信号等が供給されたときこれを
受は取りながらこの制御信号を直／並変換するとともに
この直／並変換動作が終了する毎に受信割り込み信号Ｓ
を発生して直／並変換動作によって作成された制御デー
タを前記ＣＰＵ１に取り込ませる。またこの通信インタ
フェース２は送信が可能なとき送信可能許可信号Ｓ２を
発生してこれを前記ＣＰＵ１に供給する。そして、この
ＣＰＵＩから送信データが出力されたときこれを取り込
んで並／直変換するとともに、この直／並変換動作によ
って得られた送信信号を送信側通信線１６を介して前記
ホスト制御装置に供給する。
またＨ込みゲート回路９は吋記通信インタフェース２か
ら受信割り込み信号Ｓ、が出力されたときを基部として
所定期間だけゲートを開状態にし、この状態で前記ＣＰ
Ｕ１から書込み信号Ｓ３が出力されたときこれを取り込
んで制御出力信号保持回路８に供給する。
ら受信割り込み信号Ｓ、が出力されたときを基部として
所定期間だけゲートを開状態にし、この状態で前記ＣＰ
Ｕ１から書込み信号Ｓ３が出力されたときこれを取り込
んで制御出力信号保持回路８に供給する。
この場合、 ＋１ｒ前記書き込みゲート回路９の所定期
間のイ１ｆｉとしては、例えば前記ＣＩ） Ｕ １が通
信インタフェース２を介して制御データを受は取った時
点からこれに対応した制御データを作成してこれを制御
出力信号保持回路８に書き込むまでの時間が設定されて
いる。
間のイ１ｆｉとしては、例えば前記ＣＩ） Ｕ １が通
信インタフェース２を介して制御データを受は取った時
点からこれに対応した制御データを作成してこれを制御
出力信号保持回路８に書き込むまでの時間が設定されて
いる。
また制御出力信号保持回路８はバッファメモリ等を備え
、前記書込みゲート回路９から書込み信号Ｓ３が供給さ
れる毎にデータバス１７上にあるデータ（前記ＣＰ ０
．１が出力した制御データ）を取り込んで次の書込み信
号Ｓ３が供給されるまでの間、この制御データを保持し
ながらこの制御データを各制御対象機器に供給してこれ
ら各制御対象機器の動作を制御する。
、前記書込みゲート回路９から書込み信号Ｓ３が供給さ
れる毎にデータバス１７上にあるデータ（前記ＣＰ ０
．１が出力した制御データ）を取り込んで次の書込み信
号Ｓ３が供給されるまでの間、この制御データを保持し
ながらこの制御データを各制御対象機器に供給してこれ
ら各制御対象機器の動作を制御する。
また第１初期化回路１０は予め設定された期間内に前記
ＣＰＵ１から書込み信号Ｓ３が出力されないとき及びこ
のＣＰＵＩから予め設定されているイ【αが出力されな
いとき、これを検知してリセット信号を発生し論理和回
路１１に供給する。
ＣＰＵ１から書込み信号Ｓ３が出力されないとき及びこ
のＣＰＵＩから予め設定されているイ【αが出力されな
いとき、これを検知してリセット信号を発生し論理和回
路１１に供給する。
また第２初期化回路１３は電源投入時にリセット信号を
発生し論理和回路１１に供給する。
発生し論理和回路１１に供給する。
論理和回路１１はオアゲート等によって構成されており
、前記第１、第２初期化回路１０．１３の少なくともい
ずれか一方からリセット信号が供給されたときこのリセ
ット信号を前１ｉ！ ＣＰ Ｕ １に供給してこれをリ
セットさせる。
、前記第１、第２初期化回路１０．１３の少なくともい
ずれか一方からリセット信号が供給されたときこのリセ
ット信号を前１ｉ！ ＣＰ Ｕ １に供給してこれをリ
セットさせる。
このようにこの実施例においては書込みゲート回路９に
よって制御出力信号保持回路８の書込み期間を限定し、
ホスト制御装置から制御信号が出力されたときから所定
期間内にのみＣＰＵＩが制御出力信号保持回路８に対し
て書き込み動作を行なえるようにしたので何等かの原因
によってＣＰＵ１が暴走した場合にも、この暴走によっ
て制御出力信号保持回路８に誤った制御データが書き込
まれるのを防止することができ、これによって制御対象
機器が誤制御されるのを未然に防止することができる。
よって制御出力信号保持回路８の書込み期間を限定し、
ホスト制御装置から制御信号が出力されたときから所定
期間内にのみＣＰＵＩが制御出力信号保持回路８に対し
て書き込み動作を行なえるようにしたので何等かの原因
によってＣＰＵ１が暴走した場合にも、この暴走によっ
て制御出力信号保持回路８に誤った制御データが書き込
まれるのを防止することができ、これによって制御対象
機器が誤制御されるのを未然に防止することができる。
また上述した実施例においては、被制御装置をオンライ
ン動作させる場合を例にとってこの発明を説明したが、
被制御装置をオフライン動作させる場合にこの発明を適
用するようにしてもよい。
ン動作させる場合を例にとってこの発明を説明したが、
被制御装置をオフライン動作させる場合にこの発明を適
用するようにしてもよい。
この場合、手動制御用のスイッチが操作されたときから
所定期間、書込みゲート回路９を書込み信号通過状態に
すれば、上述した実施例と同様な効果を得ることができ
る。
所定期間、書込みゲート回路９を書込み信号通過状態に
すれば、上述した実施例と同様な効果を得ることができ
る。
（発明の効果）
以上説明したように本発明によれば、ＣＰＵが暴走した
場合においても制御対象機器が誤制御されないようにす
ることができ、これによってシステムの安全性を向上さ
せることができる。
場合においても制御対象機器が誤制御されないようにす
ることができ、これによってシステムの安全性を向上さ
せることができる。
第１図は本発明による遠隔制御システムの被制御装置の
一実施例を示す回路図、第２図は従来知られている遠隔
制御システムの被制御装置の一例を示す回路図である。 １・・・処理部（ＣＰＵ）、８・・・制御部（制御出力
信号保持回路）、９・・・書込み制御部（書込みゲート
回路）。 特許出願人 東洋通信機株式会社
一実施例を示す回路図、第２図は従来知られている遠隔
制御システムの被制御装置の一例を示す回路図である。 １・・・処理部（ＣＰＵ）、８・・・制御部（制御出力
信号保持回路）、９・・・書込み制御部（書込みゲート
回路）。 特許出願人 東洋通信機株式会社
Claims (1)
- （１）制御装置から出力される制御信号を取り込むとと
もにこの制御信号に基づいて制御対象機器を制御する遠
隔制御システムの被制御装置において、前記制御信号に
基づいて前記制御対象機器の制御データを作成する処理
部と、前記制御装置から制御信号が供給されたときから
予め設定されている期間中に前記処理部から前記制御デ
ータが出力されたとき書込み信号を発生する書込み制御
部と、この書込み制御部から書込み信号が出力されたと
き前記ＣＰＵから出力される前記制御データを取り込ん
で前記制御対象機器を制御する制御部とを備えたことを
特徴とする遠隔制御システムの被制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23813688A JPH0287201A (ja) | 1988-09-22 | 1988-09-22 | 遠隔制御システムの被制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23813688A JPH0287201A (ja) | 1988-09-22 | 1988-09-22 | 遠隔制御システムの被制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287201A true JPH0287201A (ja) | 1990-03-28 |
Family
ID=17025728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23813688A Pending JPH0287201A (ja) | 1988-09-22 | 1988-09-22 | 遠隔制御システムの被制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287201A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103701A (en) * | 1980-01-21 | 1981-08-19 | Toshiba Corp | Preventing device for malfunction of control section |
| JPS62111329A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Ltd | 制御回路の異常出力防止方法および回路 |
-
1988
- 1988-09-22 JP JP23813688A patent/JPH0287201A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103701A (en) * | 1980-01-21 | 1981-08-19 | Toshiba Corp | Preventing device for malfunction of control section |
| JPS62111329A (ja) * | 1985-11-11 | 1987-05-22 | Hitachi Ltd | 制御回路の異常出力防止方法および回路 |
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