JPH0287544A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0287544A JPH0287544A JP63238744A JP23874488A JPH0287544A JP H0287544 A JPH0287544 A JP H0287544A JP 63238744 A JP63238744 A JP 63238744A JP 23874488 A JP23874488 A JP 23874488A JP H0287544 A JPH0287544 A JP H0287544A
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- Japan
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- wiring
- current
- teg
- wafer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に製造段階における
半導体回路の配線の品質・信頼性評価技術に関する。
半導体回路の配線の品質・信頼性評価技術に関する。
半導体集積回路（ＩＣ）の装造方法における半導体チッ
プ内部の故障解析に関する技術については、日経マグロ
ウヒル社昭和６１年１月１日発行の［日経マイクロデバ
イスＪ Ｉ４７号、ｐ１０９〜ｐｉ １０に、論理回路
などのＰＮ接合部にレーザな照射する際に醋起される光
電流を検出することによって、内部の論理状聾を解析す
るレーザ・プローバ技術が記載されている。上記技術に
よれば、レーザ・プローバを使用して被検査物の所定の
照射領域の間の移動時には、レーザの出力を減薮または
遮断するようにして、レーザ、ビームの走査径路に位置
される回路がレーザの照射によって誤動作することを防
止し、論理解析の精度を向上させている。
プ内部の故障解析に関する技術については、日経マグロ
ウヒル社昭和６１年１月１日発行の［日経マイクロデバ
イスＪ Ｉ４７号、ｐ１０９〜ｐｉ １０に、論理回路
などのＰＮ接合部にレーザな照射する際に醋起される光
電流を検出することによって、内部の論理状聾を解析す
るレーザ・プローバ技術が記載されている。上記技術に
よれば、レーザ・プローバを使用して被検査物の所定の
照射領域の間の移動時には、レーザの出力を減薮または
遮断するようにして、レーザ、ビームの走査径路に位置
される回路がレーザの照射によって誤動作することを防
止し、論理解析の精度を向上させている。
このレーザ・ブローバ技術を実施するには高価な装置を
必要とし、必ずしも一般的ではない。また、今後おこり
うる故障を事前に検出することは困難である。
必要とし、必ずしも一般的ではない。また、今後おこり
うる故障を事前に検出することは困難である。
半導体回路のＡ看（アルミニクム）配線については、多
くの場合、下地段差におけるＡＡ配線の’ｆｉｒ 線’
Ｐ薄膜化に関するカバレッジ評価が問題となっている。
くの場合、下地段差におけるＡＡ配線の’ｆｉｒ 線’
Ｐ薄膜化に関するカバレッジ評価が問題となっている。
従来のＡ４？配線のカバレッジ評価法としては、走査型
電子顕微鏡（Ｓ ＥＭ ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃ
ｔｒｏｎＭｉｃｒｏｓｃｏｐｅ ） Ｋよる試料断面観
察や、長時間通電や熱的ストレスによる劣化をしらべる
寿命テストが行われている。
電子顕微鏡（Ｓ ＥＭ ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃ
ｔｒｏｎＭｉｃｒｏｓｃｏｐｅ ） Ｋよる試料断面観
察や、長時間通電や熱的ストレスによる劣化をしらべる
寿命テストが行われている。
しかしながら、上記したＳＥＭによる観察は試料作成に
時間がかかり、讐だ、寿命テストには長時間かかるとい
う問題があり、いずれも製造工程内での評価法としては
適切ではない。また、いずれも破壊試験である。
時間がかかり、讐だ、寿命テストには長時間かかるとい
う問題があり、いずれも製造工程内での評価法としては
適切ではない。また、いずれも破壊試験である。
本発明は上述した従来技術の欠点を解決し、短時間で評
価できる半導体装置の製造技術の提供を目的とする。
価できる半導体装置の製造技術の提供を目的とする。
上記目的を達成するために、本発明の半導体装置の製造
方法に１６いては、半導体ウェハの・段階でウェハの一
部に試験用ダミー配線回路（ＴＥＧ）を形成し、上記ダ
ミー配線に対しブローμを用いて電流を印加し、その溶
断電流値により、上記半導体回路における配線の評価を
行うものである。
方法に１６いては、半導体ウェハの・段階でウェハの一
部に試験用ダミー配線回路（ＴＥＧ）を形成し、上記ダ
ミー配線に対しブローμを用いて電流を印加し、その溶
断電流値により、上記半導体回路における配線の評価を
行うものである。
上記のように構成された半導体装置の製造方法によれば
、へ２カバレッジの悪い配線を有するウェハでは、溶断
ｉ！流が低い値を示し、この電流値を管理することでＡ
２配線の品質の良否を簡単に判定することができる。
、へ２カバレッジの悪い配線を有するウェハでは、溶断
ｉ！流が低い値を示し、この電流値を管理することでＡ
２配線の品質の良否を簡単に判定することができる。
しかもこの方法によればプローブテストと同時に評価か
でき、寿命テストのような長時間を必要としない。
でき、寿命テストのような長時間を必要としない。
更に、試験用ダミー配線回路を用いるので、ＳＥＭによ
る断面！！察や寿命テストのようＫ、牛導体ワエーハ又
は半導体チップを破壊する必要がな〔実施例〕 実施例について図面を参照して説明する。
る断面！！察や寿命テストのようＫ、牛導体ワエーハ又
は半導体チップを破壊する必要がな〔実施例〕 実施例について図面を参照して説明する。
＋１１ 第１図乃至第２図は単層人！配線を対象とす
るＴ Ｅ Ｇ （試験用ダミー配線回路）の例であって
、すなわち、ウェハの一部に、ｌｔ配線のコンタクトＴ
ＥＧを設けた場合を示し、第１図は平面図、第２図は縦
断面図である。
るＴ Ｅ Ｇ （試験用ダミー配線回路）の例であって
、すなわち、ウェハの一部に、ｌｔ配線のコンタクトＴ
ＥＧを設けた場合を示し、第１図は平面図、第２図は縦
断面図である。
１はＳｉ基板、２はペースなどの不純物拡散領域、３は
酸化ＦＩＸ （Ｓ ＋ ０１膜）、４はコンタトホール
、５はＡ！配線であって第１図に示すよ５ Ｔｘパター
ンを有する。このＴＥＧにおけるコンタクトホール４の
寸法（径、深さ）ＡＡ配線の寸法（幅、厚さ）はウェハ
上に形成された半導体回路におけるコンタクトホールの
寸法、Ａ１配線の寸法と共通のものとする。
酸化ＦＩＸ （Ｓ ＋ ０１膜）、４はコンタトホール
、５はＡ！配線であって第１図に示すよ５ Ｔｘパター
ンを有する。このＴＥＧにおけるコンタクトホール４の
寸法（径、深さ）ＡＡ配線の寸法（幅、厚さ）はウェハ
上に形成された半導体回路におけるコンタクトホールの
寸法、Ａ１配線の寸法と共通のものとする。
Ａ、６配線形成後、第２図に示すようにブローμ（矢印
Ａ、Ｂで示す）を配線の両端子５ａ、５ｂに接触させて
コンタクトホールＴ Ｅ Ｇに電流を印加し、その際の
溶断電流を測定する。
Ａ、Ｂで示す）を配線の両端子５ａ、５ｂに接触させて
コンタクトホールＴ Ｅ Ｇに電流を印加し、その際の
溶断電流を測定する。
溶断電流がＡ、６配線幅、厚さで決まる値よりも著ろし
く低い場合、人！カバレジの悪い部分で溶断しているの
が確認できる。
く低い場合、人！カバレジの悪い部分で溶断しているの
が確認できる。
（２） 第３図乃至第４図は２層のＡ２配線を対象と
するＴＥＧの例であって、すなわち、第１層のＡ２配線
６の上に層間絶縁膜７のスルーホール９を介して第２層
のへ２配＃８’Ｙ接続してＡノ配線スルーホー＃ Ｔ
Ｅ Ｇを設けた場合を示し、第３図は平面図、第４図は
縦断面図である。
するＴＥＧの例であって、すなわち、第１層のＡ２配線
６の上に層間絶縁膜７のスルーホール９を介して第２層
のへ２配＃８’Ｙ接続してＡノ配線スルーホー＃ Ｔ
Ｅ Ｇを設けた場合を示し、第３図は平面図、第４図は
縦断面図である。
６は第１層Ａ！配線、７は層間絶縁膜、８は第’２ Ｈ
Ｉ Ａ Ａ配線、９はスルーホールである。
Ｉ Ａ Ａ配線、９はスルーホールである。
Ａ２配線形成後、第４図に示すようにブローμ（矢印Ａ
、Ｃ）を配線の両熾子（８ａ ＋ ６ ｃ ）に接触さ
せてスルーホールＴＥＧにおける溶断１！流を測定する
。
、Ｃ）を配線の両熾子（８ａ ＋ ６ ｃ ）に接触さ
せてスルーホールＴＥＧにおける溶断１！流を測定する
。
また、ＴＥＧのＡ１配線の両端子８ａと６ｃにブローμ
を接触させることで第１層Ａ１配線８と第２層Ａ４配線
６との導通状態の良不良を検査することができる。
を接触させることで第１層Ａ１配線８と第２層Ａ４配線
６との導通状態の良不良を検査することができる。
（３： 第５図はウェハ上における凸部（段部）１０
によって生じるＡ２配線（ＴＥＧ）のカバレッジ状態を
示すもので、ｌａｌはカバレッジ良好、ｌｂｌは不良の
場合を示す。
によって生じるＡ２配線（ＴＥＧ）のカバレッジ状態を
示すもので、ｌａｌはカバレッジ良好、ｌｂｌは不良の
場合を示す。
第６図はウェハ上における凹部（コンタクトホ−ル、ス
ルーホー／Ｌ／）の段部１１によって生じる人！配線（
ＴＥＧ）のカバレッジ状態を示すもので、ｌａｌはカバ
レッジ良好、（ｂｌは不良の場合を示す。
ルーホー／Ｌ／）の段部１１によって生じる人！配線（
ＴＥＧ）のカバレッジ状態を示すもので、ｌａｌはカバ
レッジ良好、（ｂｌは不良の場合を示す。
いずれの場合も段部の上のＡｆｆｌ配線を対象としてお
り、ＴＥＧのパターンを自由に選ぶことができる。
り、ＴＥＧのパターンを自由に選ぶことができる。
なお、ＴＥＧはウェハにおけるチップ内の任意の個所、
チップ境界領域（スクライプ領域）の任意の個所に設け
ることができ。
チップ境界領域（スクライプ領域）の任意の個所に設け
ることができ。
本発明は以上に説明したように構成されて−・るので下
記の効果を奏する。
記の効果を奏する。
ウェハ上に形成したＴＥＧにより、Ａ！カバレッジの良
否を短時間で簡単に評価することができ、製造工程内で
の高信頼化を目的とした判定が可能とする〇 本発明はＡ、８配線長層構造の半導体装置、スルーホー
ルを有する多層配線基板に適用してもつとも効果が得ら
れる。
否を短時間で簡単に評価することができ、製造工程内で
の高信頼化を目的とした判定が可能とする〇 本発明はＡ、８配線長層構造の半導体装置、スルーホー
ルを有する多層配線基板に適用してもつとも効果が得ら
れる。
第１図乃至第２図は１層ＡＡ配線を対象とするＴＥＧの
実施例であって、第１図は平面図、第２図は第１図のＡ
−Ａ視断面図である。 第３図乃至第４図は２層の人！配線を対象とするＴＥＧ
の実施例でありて、第３図は平面図、第４図は第３図の
Ａ−Ａ視断面図である。 第５図１８１ 、 （ｂｌは凸部におけるＡ２配線カバ
レッジの状態を示す断面図で、ｌａｌはカバレッジ良の
場合、ｆｂｌはカバレッジ不良の場合を示す。 第６図ｔａｌ 、 （ｂｌは凹部におけるＡ、６を配線
のカバレッジ状態を示す断面図で、ｌａｌはカバレッジ
良、（ｂｌはカバレッジ不良を示す。 １・・・Ｓｉ基板、２・・・拡散領域、３・・・酸化膜
、４・・・コンタクトホール、５・・・人！配線、６・
・・第１層Ａ４配線、７・・・層間絶縁膜、８・・・第
２届Ａ１配線、９・・・スルーホール、１０・・・Ａ、
！３配線、１１・・・絶縁膜。 第 １ 図 第３図 り 第 ２ 図 第４図
実施例であって、第１図は平面図、第２図は第１図のＡ
−Ａ視断面図である。 第３図乃至第４図は２層の人！配線を対象とするＴＥＧ
の実施例でありて、第３図は平面図、第４図は第３図の
Ａ−Ａ視断面図である。 第５図１８１ 、 （ｂｌは凸部におけるＡ２配線カバ
レッジの状態を示す断面図で、ｌａｌはカバレッジ良の
場合、ｆｂｌはカバレッジ不良の場合を示す。 第６図ｔａｌ 、 （ｂｌは凹部におけるＡ、６を配線
のカバレッジ状態を示す断面図で、ｌａｌはカバレッジ
良、（ｂｌはカバレッジ不良を示す。 １・・・Ｓｉ基板、２・・・拡散領域、３・・・酸化膜
、４・・・コンタクトホール、５・・・人！配線、６・
・・第１層Ａ４配線、７・・・層間絶縁膜、８・・・第
２届Ａ１配線、９・・・スルーホール、１０・・・Ａ、
！３配線、１１・・・絶縁膜。 第 １ 図 第３図 り 第 ２ 図 第４図
Claims (1)
- 【特許請求の範囲】 １、半導体ウェハの一主表面に複数の半導体チップに対
応する半導体回路を形成するとともに、上記ウェハ表面
の一部に試験用ダミー配線回路を形成し、上記ダミー配
線に対しプローバを用いて電流を印加し、その溶断電流
値により上記半導体回路における配線の品質、信頼性評
価を行うことを特徴とする半導体装置の製造方法。 ２、上記試験用ダミー配線は絶縁膜及び金属膜による段
差を設けてその上に金属膜配線を形成したものである請
求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238744A JPH0287544A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238744A JPH0287544A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287544A true JPH0287544A (ja) | 1990-03-28 |
Family
ID=17034614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238744A Pending JPH0287544A (ja) | 1988-09-26 | 1988-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287544A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179661B1 (en) * | 1999-12-14 | 2007-02-20 | Kla-Tencor | Chemical mechanical polishing test structures and methods for inspecting the same |
| US7655482B2 (en) * | 2000-04-18 | 2010-02-02 | Kla-Tencor | Chemical mechanical polishing test structures and methods for inspecting the same |
-
1988
- 1988-09-26 JP JP63238744A patent/JPH0287544A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7179661B1 (en) * | 1999-12-14 | 2007-02-20 | Kla-Tencor | Chemical mechanical polishing test structures and methods for inspecting the same |
| US7655482B2 (en) * | 2000-04-18 | 2010-02-02 | Kla-Tencor | Chemical mechanical polishing test structures and methods for inspecting the same |
| US7656170B2 (en) | 2000-04-18 | 2010-02-02 | Kla-Tencor Technologies Corporation | Multiple directional scans of test structures on semiconductor integrated circuits |
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