JPH0287816A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にチャタリング防止
等のなめ、出力信号の立上り、立下りに傾斜をもたせた
半導体集積回路に関する。

〔従来の技術〕

従来、この種の出力波形がゆるやかな半導体集積回路と
しては、出力バッファーのゲート信号の電位を急激に立
上ったり、立下らない様設計されたトランジスタからな
る回路により、出力波形をコントロールしていた。

〔発明が解決しようとする課題〕

上述した従来の出力波形がゆるやかな半導体集積回路は
、トランジスタにより出力バッファ段のゲート信号をコ
ントロールしていたため、トランジスタのスレッショル
ド電圧ＶＴの影響を受けやすく、設計が大変むづかしい
という欠点があった。

本発明の目的は、このような欠点を除き、出力波形を容
易に制御できるようにした半導体集積回路を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の半導体集積回路の構造は、入力信号によって立
上りまたは立下りを始めＣＲ充放電回路あるいはスイッ
チングにより制御されるラダー抵抗回路からなるコント
ロール部と、このコントロ−ル部からの信号を入力する
と共に出力信号を帰還した演算増幅器部とを備え、前記
立上りまたは立下りの傾斜が制御できるようにしたこと
を特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。入力端子か
らの入力信号はインバータ６により反転され、このイン
バータ６の出力は、抵抗４を通してオペアンプ３の（−
）側ゲートに接続され、更にオペアンプ３の出力は自ら
のく＋）側ゲートに接続され抵抗４とオペアンプ３の接
続点には、−端を接地したコンデンサ５が接続される。

インバータ６の出力波形は、抵抗４とコンデンサ５その
積分回路によって決定される立上り、立下り波形となり
、更にオペアンプ３により（−）側ゲートの入力信号に
比例した出力波形を出力することができる。

なお、本実施例のオペアンプ３は出力段に使用されるた
め、出力容量を大きくする必要がある。

第２図は本発明の第２の実施例の回路図である。スイッ
チ回路１１〜１４は、電源ＶＤＤとラダー抵抗４１〜４
８とにつながっており、アップダウン力ウタ７によりコ
ントロールされる。更に、ラダー抵抗４１〜４８の出力
信号はオペアンプ３の一側ゲートとコンデンサ５とに接
続される。

アップダウンカランタフには、常時クロックが入力され
ており、入力端子１から立上り信号または立下り信号が
入力した時点でセットされ、カウンタ７はカウントを始
める。このカウント７の出力によってスイッチ回路１１
〜１４がデジタル的に順次切換えられるので、ラダー抵
抗４１〜４８に電源電圧ＶＤＤが順次印加される。従っ
て、オペアンプ３の（−）入力には入力信号が入った時
から階段状の立上り、または立下り電圧が供給されるこ
とになり、この階段状電圧はコンデンサ５に平滑化され
てオペアンプ３の出力端子２から出力される。

この実施例では、ラダー抵抗４１〜４８とコンデンサ５
及びアップダウン力ウタ７のクロックタイミングを調整
することにより、より直線性の良い出力波形が得られる
利点がある。

〔発明の効果〕

以上説明したように本発明は、ＣＲ又はラダー抵抗値及
びカウンタのタイミングを調整することにより、トラン
ジスタのＶ丁に無関係にかつ比較的簡単に出力波形の立
上り、立下り傾斜を制御できる回路が得られるという効
果がある。

【図面の簡単な説明】

第１図および第２図は本発明の第１および第２の実施例
の回路図である。 １・・・入力端子、２・・・出力端子、３・・・オペア
ンプ、４，４１〜４８・・・抵抗、５・・・コンデンサ
、６・・・インバータ、７・・・アップダウンカウンタ
、１１〜１４・・・スイッチ回路。

Claims (1)

【特許請求の範囲】
1. 入力信号によって立上りまたは立下りを始めＣＲ充放電
   回路あるいはスイッチングにより制御されるラダー抵抗
   回路からなるコントロール部と、このコントロール部か
   らの信号を入力すると共に出力信号を帰還した演算増幅
   器部とを備え、前記立上りまたは立下りの傾斜が制御で
   きるようにしたことを特徴とする半導体集積回路。