JPH0287963A - Ｍｏｓ−ｆｅｔゲート駆動回路 - Google Patents
Ｍｏｓ−ｆｅｔゲート駆動回路Info
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- JPH0287963A JPH0287963A JP63236884A JP23688488A JPH0287963A JP H0287963 A JPH0287963 A JP H0287963A JP 63236884 A JP63236884 A JP 63236884A JP 23688488 A JP23688488 A JP 23688488A JP H0287963 A JPH0287963 A JP H0287963A
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- 230000001052 transient effect Effects 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、ＭＯＳ−ＦＥＴのゲート駆動回路に関する。
「従来の技術」
従来のＭＯＳ−ＦＥＴのゲート駆動回路としては、例え
ば第３図に示すようなものがある。
ば第３図に示すようなものがある。
第３図は、モータ駆動用インへ−夕の出力部の一部とし
て使用されているＭＯＳ−ＦＥＴゲート駆動回路ｌを示
している。
て使用されているＭＯＳ−ＦＥＴゲート駆動回路ｌを示
している。
モータ駆動用素子の一部であるパワーＭＯＳ−ＦＥＴ４
のゲートＧには、交互にＯＮ、ＯＦＦするよう設けられ
ているＮＰＮ形トランジスタ２のコレクタＣとＰＮＰ形
トランジスタ３のエミッタＥとが接続されている。ＮＰ
Ｎ形トランジスタ２のベースＢとＰＮＰ形トランジスタ
３のベースＢに、パルストランスＴの二次巻線側の一端
か抵抗Ｒを介して接続され、トランジスタ２のエミッタ
Ｅとトランジスタ３のコレクタＣは、それぞれ絶縁型電
源回路ＩＰの正側と負側とに接続されている。
のゲートＧには、交互にＯＮ、ＯＦＦするよう設けられ
ているＮＰＮ形トランジスタ２のコレクタＣとＰＮＰ形
トランジスタ３のエミッタＥとが接続されている。ＮＰ
Ｎ形トランジスタ２のベースＢとＰＮＰ形トランジスタ
３のベースＢに、パルストランスＴの二次巻線側の一端
か抵抗Ｒを介して接続され、トランジスタ２のエミッタ
Ｅとトランジスタ３のコレクタＣは、それぞれ絶縁型電
源回路ＩＰの正側と負側とに接続されている。
また、絶縁型電源回路ＩＰに対してトラジスタ２．３に
並列にそれぞれコンデンサ５．６が設けられている。
並列にそれぞれコンデンサ５．６が設けられている。
この回路では、駆動回路の電力容量が大きく、ＭＯＳ−
ＦＥＴ４の耐電圧が高い場合、ｄｖ／ｄｔによる短絡電
流の減少とノイズに対する安定化とを図るため、ＭＯＳ
−ＦＥＴ４の遮断時に。
ＦＥＴ４の耐電圧が高い場合、ｄｖ／ｄｔによる短絡電
流の減少とノイズに対する安定化とを図るため、ＭＯＳ
−ＦＥＴ４の遮断時に。
ＭＯＳ−ＦＥＴ４のゲートＧに逆バイアスを印加するよ
うに配慮しており、さらに上記目的のために絶縁型電源
回路ＩＰとパルストランスＴとを設けたものである。
うに配慮しており、さらに上記目的のために絶縁型電源
回路ＩＰとパルストランスＴとを設けたものである。
モータを駆動させるには、第４図に示すような正弦波７
によって変調されたＰＷＭ（パルス幅変調）波８をパル
ストランスＴの一次ａ線に入力させる。ＰＷＭ波８は、
パルストランスＴの二次側に誘起され、トランジスタ２
．３のベースＢに入力されて、トランジスタ２．３を交
互にＯＮ。
によって変調されたＰＷＭ（パルス幅変調）波８をパル
ストランスＴの一次ａ線に入力させる。ＰＷＭ波８は、
パルストランスＴの二次側に誘起され、トランジスタ２
．３のベースＢに入力されて、トランジスタ２．３を交
互にＯＮ。
ＯＦＦさせる。
トランジスタ２がＯＮ状態になると、絶縁型電源回路Ｉ
ＰからＭＯＳ−ＦＥＴ４のゲートＧに電圧かかかり、ゲ
ートＧ・ソース８間入力容量に電荷か蓄えられる。そし
て、ゲートしきい値電圧を越えるとＭＯＳ−ＦＥＴ４が
導通状態となる。
ＰからＭＯＳ−ＦＥＴ４のゲートＧに電圧かかかり、ゲ
ートＧ・ソース８間入力容量に電荷か蓄えられる。そし
て、ゲートしきい値電圧を越えるとＭＯＳ−ＦＥＴ４が
導通状態となる。
トランジスタ２かＯＦＦ状態になると、トランジスタ３
がＯＮ状態となってＭＯＳ−ＦＥＴ４のゲートＧ・ソー
スＳ間に蓄えられている電荷か放出され、ＭＯＳ−ＦＥ
Ｔ４か遮断する。
がＯＮ状態となってＭＯＳ−ＦＥＴ４のゲートＧ・ソー
スＳ間に蓄えられている電荷か放出され、ＭＯＳ−ＦＥ
Ｔ４か遮断する。
このように、ＭＯＳ−ＦＥＴ４のゲートＧを駆動させて
、ＰＷＭ波８に対応するモータ電流をＭＯＳ−ＦＥＴ４
のトレインＤ・ソースＳ間に流しモータを駆動させる。
、ＰＷＭ波８に対応するモータ電流をＭＯＳ−ＦＥＴ４
のトレインＤ・ソースＳ間に流しモータを駆動させる。
「発明か解決しようとする課題」
しかしながら、このような従来のＭＯＳ−ＦＥＴゲート
駆動回路ｌでは。
駆動回路ｌでは。
パルストランスＴは、低周波成分を伝達できないのでＰ
ＷＭ波８のデユーティ比の可変範囲に制限か生じ、モー
タの低速運転時の効率か低下するという問題点があった
。
ＷＭ波８のデユーティ比の可変範囲に制限か生じ、モー
タの低速運転時の効率か低下するという問題点があった
。
また、フローティング形電源電圧を得るための電源回路
ＩＰを設けているため、駆動回路ｌの静電容量やアース
間静、電容量の減少を図ることが困難で、ＰＷＭ波８の
急激な変化に対して過渡的歪が生じ易く、高周波領域で
の安定した動作が得にくいという問題点があった。
ＩＰを設けているため、駆動回路ｌの静電容量やアース
間静、電容量の減少を図ることが困難で、ＰＷＭ波８の
急激な変化に対して過渡的歪が生じ易く、高周波領域で
の安定した動作が得にくいという問題点があった。
本発明は、このような従来の問題点に着目してなされた
もので、モータの低速運転時の効率の低下を防ぎ、ＰＷ
Ｍ波の急激な変化に対して過渡的歪が生じに＜＜、高周
波領域で安定した動作を得ることができるＭＯＳ−ＦＥ
Ｔゲート駆動回路を提供することを目的としている。
もので、モータの低速運転時の効率の低下を防ぎ、ＰＷ
Ｍ波の急激な変化に対して過渡的歪が生じに＜＜、高周
波領域で安定した動作を得ることができるＭＯＳ−ＦＥ
Ｔゲート駆動回路を提供することを目的としている。
「課題を解決するための手段」
かかる目的を達成するための本発明の要旨とするところ
は。
は。
高周波パルス列の入力により駆動されるトランジスタ回
路てあって。
路てあって。
二次巻線側かセンタタップ方式であるトランスと、該ト
ランスの二次巻線の両端に接続されたダイオードとによ
り全波整流回路を構成し、該全波整流回路の出力の正側
を抵抗素子を介しスイッチ用ＭＯＳ−ＦＥＴのゲートに
接続し、前記全波整流回路の出力の負側を前記スイッチ
用ＭＯＳ−ＦＥＴのチャンネルの一端に接続し、前記全
波整流回路の出力の正側を正側の出力端とし、前記ＭＯ
Ｓ−ＦＥＴのチャンネルの他端を負側の出力端とする第
１の回路と。
ランスの二次巻線の両端に接続されたダイオードとによ
り全波整流回路を構成し、該全波整流回路の出力の正側
を抵抗素子を介しスイッチ用ＭＯＳ−ＦＥＴのゲートに
接続し、前記全波整流回路の出力の負側を前記スイッチ
用ＭＯＳ−ＦＥＴのチャンネルの一端に接続し、前記全
波整流回路の出力の正側を正側の出力端とし、前記ＭＯ
Ｓ−ＦＥＴのチャンネルの他端を負側の出力端とする第
１の回路と。
該第１の回路と同一の構成を成し、第１の回路の正側の
出力端と負側の出力端とに逆並列に接続されている第２
の回路と、 前記高周波パルス列の入力に対してさらに所定の入力信
号を入力することにより、第１の回路のトランスに方形
波パルス列を出力するとき第２の回路には方形波パルス
列を出力せず、第２の回路のトランスに方形波パルス列
を出力するとき第１の回路には方形波パルス列を出力し
ないよう相補的パルス列を出力するトランジスタ駆動回
路とからなるＭＯＳ−ＦＥＴゲート駆動回路に存する。
出力端と負側の出力端とに逆並列に接続されている第２
の回路と、 前記高周波パルス列の入力に対してさらに所定の入力信
号を入力することにより、第１の回路のトランスに方形
波パルス列を出力するとき第２の回路には方形波パルス
列を出力せず、第２の回路のトランスに方形波パルス列
を出力するとき第１の回路には方形波パルス列を出力し
ないよう相補的パルス列を出力するトランジスタ駆動回
路とからなるＭＯＳ−ＦＥＴゲート駆動回路に存する。
「作用」
高周波パルス列と所定の入力信号とにより、トランジス
タ駆動回路から出力される方形波パルス列か、第１の回
路に入力されると、第１の回路のトランスの一次巻線が
励磁して、二次巻線に方形波が誘起する。このとき、ト
ランジスタ駆動回路は、前記入力信号に対応して第１の
回路と第２の回路とに相補的に方形波パルス列を出力す
るから、第２の回路に方形波パルス列を出力していない
。
タ駆動回路から出力される方形波パルス列か、第１の回
路に入力されると、第１の回路のトランスの一次巻線が
励磁して、二次巻線に方形波が誘起する。このとき、ト
ランジスタ駆動回路は、前記入力信号に対応して第１の
回路と第２の回路とに相補的に方形波パルス列を出力す
るから、第２の回路に方形波パルス列を出力していない
。
二次巻線に発生した方形波は、二次巻線の両端に接続し
ているダイオードに全波整流されて整流出力を造出し、
抵抗素子を介してスイッチ用ＭＯＳ−ＦＥＴのゲートに
印加され、ゲート・ソース間入力容量に電荷か充電され
る。電圧かゲートしきい値電圧以上になると、スイッチ
用ＭＯＳＦＥＴのトレイン・ソース間か導通状態となる
。
ているダイオードに全波整流されて整流出力を造出し、
抵抗素子を介してスイッチ用ＭＯＳ−ＦＥＴのゲートに
印加され、ゲート・ソース間入力容量に電荷か充電され
る。電圧かゲートしきい値電圧以上になると、スイッチ
用ＭＯＳＦＥＴのトレイン・ソース間か導通状態となる
。
スイッチ用ＭＯＳ−ＦＥＴか導通すると、第１の回路は
、スイッチ用ＭＯＳ−ＦＥＴのトレインからソース、ト
ランスのセンタタップ、ダイオード、正側の出力端へと
導通可能となる。すると正側の出力端を介してパワーＭ
ＯＳ−ＦＥＴのゲートに整流出力が印加せれ、ゲート・
ソース間入力容量に電荷か充電され、ゲートしきい値電
圧以上になると、パワーＭＯＳ−ＦＥＴが導通状態とな
る。
、スイッチ用ＭＯＳ−ＦＥＴのトレインからソース、ト
ランスのセンタタップ、ダイオード、正側の出力端へと
導通可能となる。すると正側の出力端を介してパワーＭ
ＯＳ−ＦＥＴのゲートに整流出力が印加せれ、ゲート・
ソース間入力容量に電荷か充電され、ゲートしきい値電
圧以上になると、パワーＭＯＳ−ＦＥＴが導通状態とな
る。
この際、第２の回路のスイッチ用ＭＯＳ−ＦＥＴのゲー
トには電圧がかかっていないので第２の回路のスイッチ
用ＭＯＳ−ＦＥＴは、遮断状態であり、整流出力は、第
１の回路の正側の出力端から第２の回路に流れ込むこと
はない。
トには電圧がかかっていないので第２の回路のスイッチ
用ＭＯＳ−ＦＥＴは、遮断状態であり、整流出力は、第
１の回路の正側の出力端から第２の回路に流れ込むこと
はない。
第１の回路に入力されていた方形波パルス列か入力信号
に対応して消滅すると、トランジスタ駆動回路から第２
の回路のトランスに方形波パルス列か入力し、二次巻線
に方形波が誘起する。方形波は、前記同様、全波整流回
路を構成するダイオードにより全波整流され、整流出力
か発生する。このとき、当然環１の回路に整流出力は発
生していない。
に対応して消滅すると、トランジスタ駆動回路から第２
の回路のトランスに方形波パルス列か入力し、二次巻線
に方形波が誘起する。方形波は、前記同様、全波整流回
路を構成するダイオードにより全波整流され、整流出力
か発生する。このとき、当然環１の回路に整流出力は発
生していない。
第２の回路に発生した整流出力は、第２の回路の抵抗素
子を介してスイッチ用ＭＯＳ−ＦＥＴのゲートに印加し
、ゲートしきい値電圧にゲート電圧か達すると、第２の
回路のスイッチ用ＭＯＳ−ＦＥＴは、導通を開始する。
子を介してスイッチ用ＭＯＳ−ＦＥＴのゲートに印加し
、ゲートしきい値電圧にゲート電圧か達すると、第２の
回路のスイッチ用ＭＯＳ−ＦＥＴは、導通を開始する。
ここで、第１の回路のスイッチ用ＭＯＳ−ＦＥＴは、そ
のゲート・ソース間入力容量に蓄えられている電荷か存
在する間、導通状態であるから、第２の回路で発生した
整流出力は、第１の回路の負側の出力端を介し、第１の
回路のスイッチ用ＭＯＳ−ＦＥＴ、）−ランスの二次巻
線、ダイオードを経由して流れる。このため、スイッチ
用ＭＯＳ−ＦＥＴのゲート・ソース間入力容量の電荷か
、放電して第１の回路のスイッチ用ＭＯＳ−ＦＥＴは遮
断状態となる。
のゲート・ソース間入力容量に蓄えられている電荷か存
在する間、導通状態であるから、第２の回路で発生した
整流出力は、第１の回路の負側の出力端を介し、第１の
回路のスイッチ用ＭＯＳ−ＦＥＴ、）−ランスの二次巻
線、ダイオードを経由して流れる。このため、スイッチ
用ＭＯＳ−ＦＥＴのゲート・ソース間入力容量の電荷か
、放電して第１の回路のスイッチ用ＭＯＳ−ＦＥＴは遮
断状態となる。
したかって、第２の回路で発生する整流出力は、第２の
回路の正側の出力端を介して、パワーＭＯＳ−ＦＥＴの
ソース・ゲート間を逆バイアスし、パワーＭＯＳ−ＦＥ
Ｔか遮断状態に至る。
回路の正側の出力端を介して、パワーＭＯＳ−ＦＥＴの
ソース・ゲート間を逆バイアスし、パワーＭＯＳ−ＦＥ
Ｔか遮断状態に至る。
そして入力信号がふたたび入力されると、第２の回路に
入力していた方形波パルス列か消滅し、ふたたび、第１
の回路に方形波パルス列が入力され、前記同様、第１の
回路のスイッチ用ＭＯＳ−ＦＥＴか導通を開始する。こ
のとき、第２の回路のスイッチ用ＭＯＳ−ＦＥＴのゲー
ト・ソース間入力容量に電荷が充電されているのでスイ
ッチ用ＭＯＳ−ＦＥＴは、導通状態にある。しかし、第
１の回路のスイッチ用ＭＯＳ−ＦＥＴが導通状態になっ
たので、第２の回路のゲート・ソース間入力容量に充電
されていた電荷は、抵抗素子を介して第１の回路の負側
の出力端を通り、放電される。
入力していた方形波パルス列か消滅し、ふたたび、第１
の回路に方形波パルス列が入力され、前記同様、第１の
回路のスイッチ用ＭＯＳ−ＦＥＴか導通を開始する。こ
のとき、第２の回路のスイッチ用ＭＯＳ−ＦＥＴのゲー
ト・ソース間入力容量に電荷が充電されているのでスイ
ッチ用ＭＯＳ−ＦＥＴは、導通状態にある。しかし、第
１の回路のスイッチ用ＭＯＳ−ＦＥＴが導通状態になっ
たので、第２の回路のゲート・ソース間入力容量に充電
されていた電荷は、抵抗素子を介して第１の回路の負側
の出力端を通り、放電される。
したかって、第２の回路のスイッチ用ＭＯＳ−ＦＥＴが
遮断状態となり、整流出力は、第２の回路に流れ込まず
、パワーＭＯＳ−ＦＥＴのゲートに印加し２パワ−ＭＯ
Ｓ−ＦＥＴは導通状態となる。
遮断状態となり、整流出力は、第２の回路に流れ込まず
、パワーＭＯＳ−ＦＥＴのゲートに印加し２パワ−ＭＯ
Ｓ−ＦＥＴは導通状態となる。
このように、入力信号の有無に対応し、方形波パルス列
が相補的に第１の回路、第２の回路に入力されるので入
力信号自体が低周波であろうと。
が相補的に第１の回路、第２の回路に入力されるので入
力信号自体が低周波であろうと。
パワーＭＯＳ−ＦＥＴのゲート電圧を確実に正負に変化
させ、オン、オフ駆動させることができる。
させ、オン、オフ駆動させることができる。
「実施例」
以下、図面に基づき本発明の一実施例を説明する。
第１図は本発明の一実施例を示している。
第１図に示すように、高周波のみを伝達するだけの結合
トランス３１は、その−次巻線３２の一端に入力される
方形波パルス列を全波整流するため、二次巻線３３がセ
ンタタップ方式となっている。また、該結合トランス３
１は、二次巻線３３の両端に接続させたダイオード３５
．３５により全波整流回路３４を構成している。
トランス３１は、その−次巻線３２の一端に入力される
方形波パルス列を全波整流するため、二次巻線３３がセ
ンタタップ方式となっている。また、該結合トランス３
１は、二次巻線３３の両端に接続させたダイオード３５
．３５により全波整流回路３４を構成している。
スイッチ用Ｎチャンネル型ＭＯＳ−ＦＥＴ３６は、その
ゲートＧが抵抗素子３７を介して全波整流回路３４の出
力の正側つまりタイオード３５゜３５のカソード端と接
続しており、そのソースＳか全波整流回路３４の出力の
負側と接続している。
ゲートＧが抵抗素子３７を介して全波整流回路３４の出
力の正側つまりタイオード３５゜３５のカソード端と接
続しており、そのソースＳか全波整流回路３４の出力の
負側と接続している。
第１の回路３０は、上記、結合トランス３１とダイオー
ド３５．３５とより成る全波整流回路３４と抵抗素子３
７とスイッチ用ＭＯＳ−ＦＥＴ３６とで構成し、スイッ
チ用ＭＯＳ−ＦＥＴ３６のゲートＧと全波整流回路３４
との接続端が第１の回路３０の正側の出力端３８をなし
、スイッチ用ＭＯＳ−ＦＥＴ３６のトレインＤを第１の
回路の負側の出力端３９をなす。
ド３５．３５とより成る全波整流回路３４と抵抗素子３
７とスイッチ用ＭＯＳ−ＦＥＴ３６とで構成し、スイッ
チ用ＭＯＳ−ＦＥＴ３６のゲートＧと全波整流回路３４
との接続端が第１の回路３０の正側の出力端３８をなし
、スイッチ用ＭＯＳ−ＦＥＴ３６のトレインＤを第１の
回路の負側の出力端３９をなす。
第２の回路４０は、第１の回路３０と同一構成であり、
第２の回路４０に入力される方形波パルス列を全波整流
するためのセンタタップ方式の結合トランス４１とダイ
オード４５．４５とで構成する全波整流回路４４と、抵
抗素子４７とスイッチ用Ｎチャンネル型ＭＯＳ−ＦＥＴ
４６とで構成され、スイッチ用ＭＯＳ−ＦＥＴ４６のゲ
ートＧと全波整流回路４４との１１ｉ統端が第２の回路
４０の正側の出力端４８をなし、スイッチ用ＭＯＳ−Ｆ
ＥＴ４６のトレインＤを第２の回路の負側の出力端４９
をなしている。
第２の回路４０に入力される方形波パルス列を全波整流
するためのセンタタップ方式の結合トランス４１とダイ
オード４５．４５とで構成する全波整流回路４４と、抵
抗素子４７とスイッチ用Ｎチャンネル型ＭＯＳ−ＦＥＴ
４６とで構成され、スイッチ用ＭＯＳ−ＦＥＴ４６のゲ
ートＧと全波整流回路４４との１１ｉ統端が第２の回路
４０の正側の出力端４８をなし、スイッチ用ＭＯＳ−Ｆ
ＥＴ４６のトレインＤを第２の回路の負側の出力端４９
をなしている。
第２の回路４０は、正側の出力端４８と負側の出力端４
９が、それぞれ第１の回路３０の負側の出力端３９と正
側の出力端３８とに接続され、第１の回路３０に逆並列
に接続されている。
９が、それぞれ第１の回路３０の負側の出力端３９と正
側の出力端３８とに接続され、第１の回路３０に逆並列
に接続されている。
これら、第１の回路３０と第２の回路４０とに方形波パ
ルス列を出力するトランジスタ駆動回路５０は、高周波
パルス列発生器５１とゲート回路５３．５４と増幅器５
５．５６より構成されている。
ルス列を出力するトランジスタ駆動回路５０は、高周波
パルス列発生器５１とゲート回路５３．５４と増幅器５
５．５６より構成されている。
ゲート回路５３．５４は、高周波パルス列発生器５１か
ら発生する高周波パルス列を入力信号により、第１の回
路と第２の回路とに相補的に信号を出力するため、ゲー
ト回路５３．５４の入力端子の一方を高周波パルス列発
生器５１に接続し。
ら発生する高周波パルス列を入力信号により、第１の回
路と第２の回路とに相補的に信号を出力するため、ゲー
ト回路５３．５４の入力端子の一方を高周波パルス列発
生器５１に接続し。
他方の入力端子を入力信号の入力端である入力信号端５
２に接続しである。ゲート回路５３．５４の出力端子は
、増幅器５５．５６に接続され、該増幅器５５．５６の
出力端子は、それぞれかトランジスタ駆動回路５０の出
力端５７．５８として第１の回路３０のトランス３１と
第２の回路４゜のトランス４１に接続されている。
２に接続しである。ゲート回路５３．５４の出力端子は
、増幅器５５．５６に接続され、該増幅器５５．５６の
出力端子は、それぞれかトランジスタ駆動回路５０の出
力端５７．５８として第１の回路３０のトランス３１と
第２の回路４゜のトランス４１に接続されている。
第１の回路３０の正側の出力端３８と第２の回路４０の
負側の出力端４９との接続箇所には、駆動の対象である
パワーＭＯＳ−ＦＥＴ２０のゲートＧが接続されている
。
負側の出力端４９との接続箇所には、駆動の対象である
パワーＭＯＳ−ＦＥＴ２０のゲートＧが接続されている
。
次に作用を説明する。
高周波パルス列発生器５１より出力される高周波パルス
列と入力信号端５２に入力される入力信号は、ゲート回
路５３．５４に入力される。高周波バルスタ噌と入力信
号は、第２図のｆｃ、ｓｃに示す波形をなしている。。
列と入力信号端５２に入力される入力信号は、ゲート回
路５３．５４に入力される。高周波バルスタ噌と入力信
号は、第２図のｆｃ、ｓｃに示す波形をなしている。。
それぞれのゲート回路５３．５４は、入力信号ＳＧに対
応して相補的動作を行い、ゲート回路５３が高周波パル
ス列を出力しているときゲート回路５４は、無信号状態
であり、ゲート回路５３が無信号状態のときゲート回路
５４は、高周波パルス列を出力している。
応して相補的動作を行い、ゲート回路５３が高周波パル
ス列を出力しているときゲート回路５４は、無信号状態
であり、ゲート回路５３が無信号状態のときゲート回路
５４は、高周波パルス列を出力している。
ゲート回路５３．５４より出力された高周波パルス列は
、増幅器５５．５６により増幅され、第２図に示すハイ
ボールの方形波パルス列ＰＩＰ２となり、トランジスタ
駆動回路５０の出力端５７．５８より第１の回路３０の
トランス３１と第２の回路４０のトランス４１に入力さ
れる。
、増幅器５５．５６により増幅され、第２図に示すハイ
ボールの方形波パルス列ＰＩＰ２となり、トランジスタ
駆動回路５０の出力端５７．５８より第１の回路３０の
トランス３１と第２の回路４０のトランス４１に入力さ
れる。
バイボールの方形波パルス列ＰＩが、第１の回路３０の
結合トランス３１の一次巻線３２に入力されると、二次
巻線３３にハイボールの方形波パルス列Ｐ、に対応した
方形波が発生する。
結合トランス３１の一次巻線３２に入力されると、二次
巻線３３にハイボールの方形波パルス列Ｐ、に対応した
方形波が発生する。
この時、ゲート回路５４からは、高周波パルス列が出力
されないので第２の回路４０には、バイボールの方形波
パルス列Ｐ２は入力されていない、また、入力信号ＳＧ
が低周波の場合、トランス３１に入力されるのは、高周
波のパルス列であるから二次巻線３３は確実に誘起する
し、結合トランス３１は、高周波のみを伝達するから１
巻線間の静電容量か少ないので、高周波の入力信号Ｓａ
でも確実に作動する。
されないので第２の回路４０には、バイボールの方形波
パルス列Ｐ２は入力されていない、また、入力信号ＳＧ
が低周波の場合、トランス３１に入力されるのは、高周
波のパルス列であるから二次巻線３３は確実に誘起する
し、結合トランス３１は、高周波のみを伝達するから１
巻線間の静電容量か少ないので、高周波の入力信号Ｓａ
でも確実に作動する。
二次巻線３３に発生した方形波は、二次巻線３３の両端
に接続されているダイオード３５゜３５に全波整流され
て第２図のｅｌに示す整流出力ｅ、を造出し、抵抗素子
３７を介してスイッチ用ＭＯＳ−ＦＥＴ３６のゲートＧ
に印加される。
に接続されているダイオード３５゜３５に全波整流され
て第２図のｅｌに示す整流出力ｅ、を造出し、抵抗素子
３７を介してスイッチ用ＭＯＳ−ＦＥＴ３６のゲートＧ
に印加される。
これによって、ゲートＧ・ソース３間入力容量が充電さ
れ、ゲートしきい値電圧以上になると、スイッチ用ＭＯ
Ｓ−ＦＥＴ３６のトレインＤ・ソースＳ間が導通状態と
なる。
れ、ゲートしきい値電圧以上になると、スイッチ用ＭＯ
Ｓ−ＦＥＴ３６のトレインＤ・ソースＳ間が導通状態と
なる。
すると、パワーＭＯＳ−ＦＥＴ２０のゲートＧに整流出
力ｅ、が印加せれ、ゲートＧ・ソース３間入力容量に電
荷が充電されて、ゲートしきい値電圧以上になると、パ
ワーＭＯＳ−ＦＥＴ２０か導通状態となる。この際、第
２の回路４０のスイッチ用ＭＯＳ−ＦＥＴ４６は遮断状
態であるから、整流出力ｅ、は、第１の回路３０の正側
の出力端３８を介して第２の回路４０に流れ込むことは
ない。
力ｅ、が印加せれ、ゲートＧ・ソース３間入力容量に電
荷が充電されて、ゲートしきい値電圧以上になると、パ
ワーＭＯＳ−ＦＥＴ２０か導通状態となる。この際、第
２の回路４０のスイッチ用ＭＯＳ−ＦＥＴ４６は遮断状
態であるから、整流出力ｅ、は、第１の回路３０の正側
の出力端３８を介して第２の回路４０に流れ込むことは
ない。
次に入力信号端５２に入力される信号ＳＧか無くなると
、バイボールの方形波パルス列Ｐ１か消滅し、トランジ
スタ駆動回路５０より第２の回路４０のトランス４１に
バイボールの方形波パルス列Ｐ２か入力し、二次巻線４
３に方形波か誘起する。方形波は、全波整流回路４４を
構成するダイオード４５．４５により全波整流され、整
流出力ｅ２か発生する。このとき、バイボール方形波パ
ルス列Ｐｌは、当然消滅しているので第１の回路３０に
整流出力ｅ□は発生していない。
、バイボールの方形波パルス列Ｐ１か消滅し、トランジ
スタ駆動回路５０より第２の回路４０のトランス４１に
バイボールの方形波パルス列Ｐ２か入力し、二次巻線４
３に方形波か誘起する。方形波は、全波整流回路４４を
構成するダイオード４５．４５により全波整流され、整
流出力ｅ２か発生する。このとき、バイボール方形波パ
ルス列Ｐｌは、当然消滅しているので第１の回路３０に
整流出力ｅ□は発生していない。
整流出力ｅ２は、抵抗素子４７を介してスイッチ用ＭＯ
Ｓ−ＦＥＴ４６のゲートＧに印加し、ゲートしきい値電
圧にゲート電圧が達すると、スイッチ用ＭＯＳ−ＦＥＴ
４６は導通を開始する。
Ｓ−ＦＥＴ４６のゲートＧに印加し、ゲートしきい値電
圧にゲート電圧が達すると、スイッチ用ＭＯＳ−ＦＥＴ
４６は導通を開始する。
第２の回路４０のスイッチ用ＭＯＳ−ＦＥＴ４６が導通
状態となることで、パワーＭＯＳ−ＦＥＴ２０のゲート
Ｇ・ソース３間入力容量の電荷が、第２の回路４０の負
側の出力端４９を介して第２の回路４０のスイッチ用Ｍ
ＯＳ−ＦＥＴ４６、結合トランス４１の二次巻線４３．
ダイオード４５．４５を経由して放電する。
状態となることで、パワーＭＯＳ−ＦＥＴ２０のゲート
Ｇ・ソース３間入力容量の電荷が、第２の回路４０の負
側の出力端４９を介して第２の回路４０のスイッチ用Ｍ
ＯＳ−ＦＥＴ４６、結合トランス４１の二次巻線４３．
ダイオード４５．４５を経由して放電する。
一方、第１の回路３０のスイッチ用ＭＯＳ−ＦＥＴ３６
は、そのゲートＧ・ソース３間入力容量に蓄えられてい
、る電荷か存在する間、導通状態である。
は、そのゲートＧ・ソース３間入力容量に蓄えられてい
、る電荷か存在する間、導通状態である。
したかって、第２の回路４０で発生した整流出力ｅ２は
、第１の回路３０の負側の出力端３９を介し、第１の回
路３０のスイッチ用ＭＯＳ−ＦＥＴ３６、トランス３１
の二次巻線３３、ダイオード３５．３５を経由して流れ
る。しかし、スイッチ用ＭＯＳ−ＦＥＴ３６のゲートＧ
・ソース３間入力容量の電荷が、第２の回路４０の負側
の出力端４９を介して放電するので、スイッチ用ＭＯＳ
−ＦＥＴ３６は、ｉ！断状態となる。したがって、第２
の回路４０で発生した整流出力ｅ２は、第２の回路の正
側の出力端４８を介して、パワーＭＯＳ−ＦＥＴ２Ｑの
ゲートＧ・ソースＳ間を逆バイアスし、パワーＭＯＳ−
ＦＥＴ２０か遮断状態に至る。
、第１の回路３０の負側の出力端３９を介し、第１の回
路３０のスイッチ用ＭＯＳ−ＦＥＴ３６、トランス３１
の二次巻線３３、ダイオード３５．３５を経由して流れ
る。しかし、スイッチ用ＭＯＳ−ＦＥＴ３６のゲートＧ
・ソース３間入力容量の電荷が、第２の回路４０の負側
の出力端４９を介して放電するので、スイッチ用ＭＯＳ
−ＦＥＴ３６は、ｉ！断状態となる。したがって、第２
の回路４０で発生した整流出力ｅ２は、第２の回路の正
側の出力端４８を介して、パワーＭＯＳ−ＦＥＴ２Ｑの
ゲートＧ・ソースＳ間を逆バイアスし、パワーＭＯＳ−
ＦＥＴ２０か遮断状態に至る。
ふたたび、入力信号ＳＯか入力されると、第１の回路３
０にバイボールの方形波パルス列Ｐ１か入力され、第１
の回路３０のスイッチ用ＭＯＳ−ＦＥＴ３６が導通を開
始する。このとき、第２の回路４０のスイッチ用ＭＯＳ
−ＦＥＴ４６のゲートＧ・ソース５間入力容量に電荷か
充電されているのでスイッチ用ＭＯＳ−ＦＥＴ４６は、
導通状態にある。しかし、この電荷は、第１の回路３０
のスイッチ用ＭＯＳ−ＦＥＴ３６か導通状態にな９たの
で、抵抗素子４７を介して第１の回路３０の負側の出力
端３９を通り放電される。したがって、第２の回路４０
のスイッチ用ＭＯＳ−ＦＥＴ４６が遮断状態となり、整
流出力ｅ、は。
０にバイボールの方形波パルス列Ｐ１か入力され、第１
の回路３０のスイッチ用ＭＯＳ−ＦＥＴ３６が導通を開
始する。このとき、第２の回路４０のスイッチ用ＭＯＳ
−ＦＥＴ４６のゲートＧ・ソース５間入力容量に電荷か
充電されているのでスイッチ用ＭＯＳ−ＦＥＴ４６は、
導通状態にある。しかし、この電荷は、第１の回路３０
のスイッチ用ＭＯＳ−ＦＥＴ３６か導通状態にな９たの
で、抵抗素子４７を介して第１の回路３０の負側の出力
端３９を通り放電される。したがって、第２の回路４０
のスイッチ用ＭＯＳ−ＦＥＴ４６が遮断状態となり、整
流出力ｅ、は。
第２の回路４０に流れ込まず、パワーＭＯＳ−ＦＥＴ２
０のゲートに印加し、パワーＭＯＳ−ＦＥＴ２０か、導
通状態となる。
０のゲートに印加し、パワーＭＯＳ−ＦＥＴ２０か、導
通状態となる。
このように、入力信号ＳＧが低周波または高周波であろ
うと、入力信号ＳＧの変化（Ｈ／Ｌ）に伴ない、パワー
ＭＯＳ−ＦＥＴ２０のゲートの駆動電圧を確実に正負に
変化させることができる。
うと、入力信号ＳＧの変化（Ｈ／Ｌ）に伴ない、パワー
ＭＯＳ−ＦＥＴ２０のゲートの駆動電圧を確実に正負に
変化させることができる。
第２図のｅｄは、パワーＭＯＳ−ＦＥＴ２０のゲートＧ
・ソースＳ間の電圧の変化を示すものである。
・ソースＳ間の電圧の変化を示すものである。
「発明の効果」
末完’Ｊ１に係るＭ ＯＳ −Ｆ Ｅ ’Ｔゲート駆動
回路によれば、入力信号の周波数の低域制限がなくなり
、直流までもパワーＭＯＳ−ＦＥＴを確実に駆動させる
ことかできる。
回路によれば、入力信号の周波数の低域制限がなくなり
、直流までもパワーＭＯＳ−ＦＥＴを確実に駆動させる
ことかできる。
また、結合トランス以降の回路の静電容量やアース間静
電容量が極めて少なくなっているので入力信号の急激な
変化に対して過渡的歪が生じにくく、高周波領域で安定
した動作を得ることができる。
電容量が極めて少なくなっているので入力信号の急激な
変化に対して過渡的歪が生じにくく、高周波領域で安定
した動作を得ることができる。
さらに、結合トランス以降の回路にバイアス直流電源が
不要になったので例えばブリッジ形モータドライブ回路
のハイサイド側の駆動に非常に都合か良いものとなって
いる。
不要になったので例えばブリッジ形モータドライブ回路
のハイサイド側の駆動に非常に都合か良いものとなって
いる。
【図面の簡単な説明】
第１図〜第２図は本発明の一実施例を示しており、第１
図は本発明の一実施例の回路図、第２図は第１図の回路
における主要箇所の信号波形図、ｉ３図は従来例の回路
図、第４図は第３図の回路の動作を示す波形図である。 ｌＯ・−Ｍ ＯＳ −Ｆ Ｅ Ｔゲート駆動回路２０・
・・パワーＭＯＳ−ＦＥＴ ３０・・・第１の回路 ４０・・・第２の回路３１
．４１・・・トランス ３５．４５・・・ダイオード３
６．４６・・・スイッチ用ＭＯＳ−ＦＥＴ３７．４７・
・・抵抗素子 ５０・・・トランジスタ駆動回路 ５１・・・高周波パルス列発生器 ５３．５４・・・ゲート回路 ５５．５６・・・増幅器 第３図 第４図 Ｏ ク ヘ ミ へ Φ
図は本発明の一実施例の回路図、第２図は第１図の回路
における主要箇所の信号波形図、ｉ３図は従来例の回路
図、第４図は第３図の回路の動作を示す波形図である。 ｌＯ・−Ｍ ＯＳ −Ｆ Ｅ Ｔゲート駆動回路２０・
・・パワーＭＯＳ−ＦＥＴ ３０・・・第１の回路 ４０・・・第２の回路３１
．４１・・・トランス ３５．４５・・・ダイオード３
６．４６・・・スイッチ用ＭＯＳ−ＦＥＴ３７．４７・
・・抵抗素子 ５０・・・トランジスタ駆動回路 ５１・・・高周波パルス列発生器 ５３．５４・・・ゲート回路 ５５．５６・・・増幅器 第３図 第４図 Ｏ ク ヘ ミ へ Φ
Claims (1)
- 【特許請求の範囲】 高周波パルス列の入力により駆動されるトランジスタ回
路であって、 二次巻線側がセンタタップ方式であるトランスと、該ト
ランスの二次巻線の両端に接続されたダイオードとによ
り全波整流回路を構成し、該全波整流回路の出力の正側
を抵抗素子を介しスイッチ用ＭＯＳ−ＦＥＴのゲートに
接続し、前記全波整流回路の出力の負側を前記スイッチ
用ＭＯＳ−ＦＥＴのチャンネルの一端に接続し、前記全
波整流回路の出力の正側を正側の出力端とし、前記ＭＯ
Ｓ−ＦＥＴのチャンネルの他端を負側の出力端とする第
１の回路と、 該第１の回路と同一の構成を成し、第１の回路の正側の
出力端と負側の出力端とに逆並列に接続されている第２
の回路と、 前記高周波パルス列の入力に対してさらに所定の入力信
号を入力することにより、第１の回路のトランスに方形
波パルス列を出力するとき第２の回路には方形波パルス
列を出力せず、第２の回路のトランスに方形波パルス列
を出力するとき第１の回路には方形波パルス列を出力し
ないよう相補的パルス列を出力するトランジスタ駆動回
路とからなるＭＯＳ−ＦＥＴゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236884A JP2638625B2 (ja) | 1988-09-21 | 1988-09-21 | Ｍｏｓ−ｆｅｔゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236884A JP2638625B2 (ja) | 1988-09-21 | 1988-09-21 | Ｍｏｓ−ｆｅｔゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287963A true JPH0287963A (ja) | 1990-03-28 |
| JP2638625B2 JP2638625B2 (ja) | 1997-08-06 |
Family
ID=17007208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236884A Expired - Fee Related JP2638625B2 (ja) | 1988-09-21 | 1988-09-21 | Ｍｏｓ−ｆｅｔゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638625B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301085A (en) * | 1991-12-09 | 1994-04-05 | Abb Stromberg Drives Oy | Control circuit for a semiconductor switch |
| JP2003061337A (ja) * | 2001-08-20 | 2003-02-28 | Sanken Electric Co Ltd | 半導体スイッチのゲート駆動回路 |
| JP2008113430A (ja) * | 2006-10-28 | 2008-05-15 | Semikron Elektronik Gmbh & Co Kg | 入力信号を伝達するためのｂｏｔレベルシフタを有する駆動回路及びそれに付属の方法 |
| JP2008199607A (ja) * | 2007-02-08 | 2008-08-28 | Semikron Elektronik Gmbh & Co Kg | 入力信号を伝達するためのｔｏｐレベルシフタを有する駆動回路及びそれに付属の方法 |
| DE102010049117A1 (de) | 2010-03-09 | 2011-09-15 | Mitsubishi Electric Corp. | Gate-Ansteuerschaltung |
| JP2015164291A (ja) * | 2014-01-29 | 2015-09-10 | パナソニックＩｐマネジメント株式会社 | 信号送信回路、スイッチングシステム、及びマトリックスコンバータ |
| WO2016166941A1 (ja) * | 2015-04-15 | 2016-10-20 | 株式会社デンソー | 信号伝達回路及びスイッチング素子の駆動装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2665169A1 (en) | 2011-01-14 | 2013-11-20 | Panasonic Corporation | Apparatus for driving semiconductor switch element |
-
1988
- 1988-09-21 JP JP63236884A patent/JP2638625B2/ja not_active Expired - Fee Related
Cited By (9)
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|---|---|---|---|---|
| US5301085A (en) * | 1991-12-09 | 1994-04-05 | Abb Stromberg Drives Oy | Control circuit for a semiconductor switch |
| JP2003061337A (ja) * | 2001-08-20 | 2003-02-28 | Sanken Electric Co Ltd | 半導体スイッチのゲート駆動回路 |
| JP2008113430A (ja) * | 2006-10-28 | 2008-05-15 | Semikron Elektronik Gmbh & Co Kg | 入力信号を伝達するためのｂｏｔレベルシフタを有する駆動回路及びそれに付属の方法 |
| JP2008199607A (ja) * | 2007-02-08 | 2008-08-28 | Semikron Elektronik Gmbh & Co Kg | 入力信号を伝達するためのｔｏｐレベルシフタを有する駆動回路及びそれに付属の方法 |
| DE102010049117A1 (de) | 2010-03-09 | 2011-09-15 | Mitsubishi Electric Corp. | Gate-Ansteuerschaltung |
| JP2015164291A (ja) * | 2014-01-29 | 2015-09-10 | パナソニックＩｐマネジメント株式会社 | 信号送信回路、スイッチングシステム、及びマトリックスコンバータ |
| WO2016166941A1 (ja) * | 2015-04-15 | 2016-10-20 | 株式会社デンソー | 信号伝達回路及びスイッチング素子の駆動装置 |
| JP2016208078A (ja) * | 2015-04-15 | 2016-12-08 | 株式会社デンソー | 信号伝達回路及びスイッチング素子の駆動装置 |
| CN107431483A (zh) * | 2015-04-15 | 2017-12-01 | 株式会社电装 | 信号传递电路以及开关元件的驱动装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638625B2 (ja) | 1997-08-06 |
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