JPH0290256A - メモリバス切換え方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、制御システム等で中央処理部（以下ＣＰＵと
呼称する）とメモリとがそれぞれボードに一体化され、
それらを直接連結するメモリバスが標準方式のものと専
用方式のものと２種類存在する場合にメモリバスの方式
に対応させてＣＰＵの入出力を切換える切換え方式に関
する。

Ｂ１発明の概要 本発明は、制御システム等のＣＰＵとメモリとを直接連
結するメモリバスの標準又は専用方式に対応させてＣＰ
Ｕの入出力を切換えるメモリバス切換え方式において、 専用方式インターフェイスを持つメモリボード上でリセ
ット後からアクセス開始までの間メモリバス上の１ビッ
トのステータス信号をＬ”レベルに保持するフリップフ
ロップと、そのステータス信号によりＣＰＵボード上で
２つの制御回路のいずれか一方を選択するセレクタ回路
とを備え、接続されたメモリボードのインターフェイス
属性をＣＰＵが判断し、インターフェイスの制御信号を
自動的に切換えることにより、 接続されているメモリボードの仕様を自動的に判断し、
インターフェイスを一括して切換え、制御信号を選択的
に設定することが可能で、機械的な設定の場合にシステ
ム構築の都度コンピュータの使用者が悩まされる煩わし
さと危険性をな（す技術を提供するものである。

Ｃ３従来の技術 制御システムや機器に使用される制御用マイクロコンピ
ュータは、プリント配線基板を使用して作成されるのが
普通であり、これらはバスと呼ばれる信号線束により所
定の形状や寸法のボード群を連結して作成されることが
多い。

第５図は、一般的な制御用マイクロコンピュータのハー
ドウェアの溝成図である。同図中、ｌはＣＰＵ、２はメ
モリ、３１；１ｆ１０（入出力部）、４は制御用のシス
テムバスである。このハードウェアにおいて、ＣＰＵ１
．メモリ２．ｌ１０３はシステムバス４とのみ信号の転
送を行うようになっているが、近年は、第６図に示す如
く、ＣＰＵ１とメモリ２との間をメモリバスと呼ばれる
別なバス５で連結する構成が多くなっている。これは、
システムバス４の目的が多種類のメモリやＩｌｏを同一
システム内に接続することにあり、低速の動作しかでき
ないため、前記メモリバス５によって高速のメモリアク
セスを実現しようとするものである。

このような制御システムにおけるシステムバスやメモリ
バスは、現在ＩＥＣやＩ　ＥＥＥを始めとするいくつか
の国際規格により標準化が図られていて、多くのメーカ
ーから同一規格の製品が提供されているため、各ボード
製品の間には互換性があって、自由に組合わせて使用す
ることが可能になっている。

しかし、メモリバスにおいて標準化されたものは、高速
化の狙いに反し、ＣＰＵの動作から見るト非常に遅いも
ので、ＣＰＵボード上のマイクロプロセッサの能力を充
分に発揮させ得ない程度である。マイクロプロセッサの
能力を最大限に発揮し、より高速のメモリアクセスを実
現するためには、マイクロプロセッサの制御方式に準じ
た専用の信号線を配設する必要があるが、これをメモリ
バス上に設けると、バスの標準性が失われ、他のボード
が他メーカー製品であった場合、互換性が失われてしま
う。

そこで、妥協策として、従来のＣＰＵボードの中には、
標準メモリバスに定義される信号群のうち何本かを設定
ピンを使用して切換え可能にし、適用されるシステム毎
にその設定ピンを挿抜することにより、所望の仕様のメ
モリバスとして使用しているものがある。

第７図はそのような従来例の構成図で、ＣＰＵボードと
メモリバスの接続部を示し、図中７１はＣＰＵボード、
７２はメモリボード、７３はメモリバスである。ＣＰＵ
ボード７１には、マイクロプロセッサ７４．標準メモリ
バス制御回路７５゜専用メモリバス制御回路７６、コン
トロールレジスタ７７及びメモリバス切換え用設定ピン
群７８が搭載され、メモリバス切換え用設定ピン群７８
は、標準メモリバス制御回路７５と出力信号線群とを接
続する設定ピン■、■、■・・・と専用メモリバス制御
回路７６と出力信号線群とを接続する設定ピン■、■、
■・・・とから成り、挿抜自在で、メモリボードが標準
方式メモリバスのインターフェイスを持つ場合には設定
ピン■、■、■・・・を設定し、メモリボードが専用方
式メモリバスのインク−フェイスを持つ場合には設定ピ
ン■、■、■・・・を設定する。

Ｄ１発明が解決しようとする課題 上記のように、制御用マイクロコンピュータでメモリア
クセス高速化のために設けられるメモリバスには標準バ
スと専用バスとの２種類があり、それらの双方を制御可
能なＣＰＵを備える場合、いずれのメモリバスインター
フェイスを選択するかの設定が必要である、しかしなが
ら、従来例の如く設定ピンを挿抜するなどの機械的な方
法は、ある場合には数十水に及ぶこともあって、設定に
時間がかかるうえ、使用者はそれらも設定を絶えず把握
していなければならず、誤設定したままで使用すると、
制御システムを故障させる原因にもなりかねない。

本発明は、このような課題に鑑みて創案されたもので、
接続されているメモリボードの仕様を自動的に判断し、
インターフェイスを一括して切換え、制御信号を選択的
に設定することが可能で、機械的な設定の場合にシステ
ム構築の都度コンピュータの使用者が悩まされる煩わし
さと危険性とをなくすようなメモリバス切換え方式を提
供することを目的としている。

８１課題を解決するための手段 本発明における上記課題を解決するための手段は、ＣＰ
Ｕとメモリの間に配設されるメモリバスの標準方式及び
専用方式の２種類のインターフェイスに対応する２つの
制御回路を備えな制御システムのメモリバス切換え方式
において、専用方式インターフェイスを持つメモリボー
ド上でリセット直後からアクセス開始までの間メモリバ
ス上の１ビットのステータス信号をＬ”　レベルに保持
するフリップフロップと、そのステータス信号によりＣ
ＰＵボード上で２つの制御回路のいずれか一方を選択す
るセレクタ回路とを備え、接続されたメモリボードのイ
ンターフェイス属性をＣＰＵが判断し、インターフェイ
スの制御信号を自動的に切換えるメモリバス切換え方式
によるものとする。

Ｆ１作用 ＣＰＵとメモリとがそれぞれボードに一体化されていて
、それらを高速アクセスするメモリバスが規格化された
標準方式と高速化された専用方式との２種類が存在する
場合に、それぞれの方式に対応するインターフェイスを
有するメモリボードが各メモリバスに接続されるのは当
然であるが、ＣＰＵボードもそれぞれの方式に対応する
入出力用の制御回路を必要とする。

本発明は、ＣＰＵが２種類の制御回路を自動的に切換え
ることによって互換性を生じさせようとするもので、メ
モリバス上の信号線の１ビットをステータス信号として
使用する。

メモリバス上にステータス信号を発生させるためには、
専用メモリバス用のインターフェイスを持つメモリボー
ド上にフリップフロップを備え、リセット直後からアク
セス開始までの間、メモリバス上の１ビットを“Ｌ”レ
ベルに保持する。

方で、ＣＰＵボード上にはセレクタ回路を備え、読込ま
れたステータス信号により２つの制御回路のいずれか一
方を選択させることで、接続されたメモリボードのイン
ターフェイス属性をＣＰＵが判断して、インターフェイ
ス制御信号を自動的に切換え、メモリバスの種類に対応
させる。

理論上では、ステータス信号は“Ｌ”レベル又はＨ”レ
ベルのいずれを専用方式に対応させてもよいが、標準方
式のメモリバス上で無信号時に“Ｌ”レベルをステータ
ス信号とすると識別困難になるので、専用方式のメモリ
バス上で無信号時に′Ｌ″レベルをステータス信号とす
る方がよい。

また同様な理由で、ステータス信号を発生させる信号線
は、その信号線のＬ”レベル入力によって誤動作を招く
ような場合は、不適当である。ステータス信号の発生時
期及び読込み時期は、出力バッファ及び入力バッファに
より限定される。

Ｇ、実施例 以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明の一実施例を示す構成図で、専用方式
メモリバスに対応するインターフェイスを持つメモリボ
ードと本発明によるＣＰＵボードとを組合わせた状態を
示している。図中、１１はＣＰＬＪボード、１２はメモ
リボード、１３はメモリバスで、ＣＰＵボード１１は、
マイクロプロセッサ１４と、標準メモリバス制御回路１
５と、専用メモリバス制御回路１６と、コントロールレ
ジスタ１７と、前記制御回路１５又は１６の信号のいず
れかを選択するセレクタ回路１８と、入カバ、ファ１９
とを搭載している。メモリボード１２は、専用方式のメ
モリバス１３に対応するインターフェイスを持つもので
、出カバソファ２０及びフリップフロップ２１を搭載し
ている。前記入力バッファ１９及び出力バッファ２０は
、第１図に示す実施例ではアドレス信号群に入れである
が、第２図に示すようなインターフェイス条件を有する
信号線であれば、どの信号線でも差支えない。

但し、該信号線“Ｌ″レベル入力より誤動作を招く場合
は、不適当である。

さて、第２図に示すインターフェイス条件で、初期状態
にリセットされた直後に、出力バッファ２０のＯＥ倍信
号“ネゲート″（無効）レベルになっている場合は、該
出力バッファ２０の出力はオーブン状態（高インピーダ
ンス）となり、このラインは入力バッファ１９手前のプ
ルアップ抵抗Ｒｐにより“Ｈ″レベルなっている。従っ
て、前記フリップフロップ２１は、リセット直後は、出
力ハッファ２０の“アサート”　（無効化）レベルを出
力し、メモリボード１２に対する制御信号Ａが動作する
とクリアされて、出力バッファ２０をネゲートする。シ
ステムリセット後、メモリ制御信号へが出力される以前
は、出力バッファ２０はイネーブル状態になり、その入
力はＧ　Ｎ　Ｄレベルになっていて、ステータス信号は
“Ｌルベルになっている。

ＣＰＵボード１１上のマイクロプロセッサ１４は、フン
トロールレジスタ１７への指令により、人力バノファ１
９を介して前記ステータス信号の状態を読込む。この場
合、その値は“■７”レベルであるので、これにより、
メモリバス１３に接続されているメモリボード１２は、
専用方式メモリバスインターフェイスを有すると認識す
る。

第３図は、上記実施例の別な状態を示す構成図で、標準
方式メモリバスに対応するインターフェイスを有するメ
モリボードと本発明によるＣＰＵボードとを組合わせた
状態を示し、図中、１１はＣＰＵボード、２２はメモリ
ボード、２３はメモリバスである。ＣＰＵボード１１は
第１図に示すものと同一で、搭載されている各回路も同
一番号のものは同一である。一方、メモリボード２２は
標準方式のメモリバス２３に対応するインターフェイス
を有するもので、特別な回路は付加されていない。

この場合、ＣＰＵボード１１上のマイクロプロセッサ１
４が、コントロールレジスタ１７へ指令し、入力バッフ
ァ１９からステータス信号の状態を読込むと、その値は
“Ｈ”レベルであるので、メモリボード２２は標準方式
メモリバスインターフェイスを有すると認識する。

このように、本発明を実施した装置は、メモリバスに接
続されているメモリボードが専用方式。

標準方式のいずれのメモリバスインターフェイスを有す
るか自動的に判断することができる。

第４図は、本発明によるメモリバス切換え処理の一例を
示すフローチャートである。同図に示すように、マイク
ロプロセッサ１４は、上記の判断を行った後は、その判
断に従って、コントロールレジスタ１７へ指令し、セレ
クタ回路Ｉ８により、その選択信号を制御して標準メモ
リバス制御回路１５又は専用メモリバス制御回路１６の
うちいずれか対応する方の信号をメモリバスに連結する
だけで、それ以降は通常のメモリアクセスと実行できる
。

このように、制御用マイクロコンピュータにはメモリア
クセス高速化のために設けられるメモリバスが標準バス
と専用バスの２種類があり、それらの双方を制御可能な
ＣＰＵを備える場合、いずれのメモリバスインターフェ
イスを選択するかの設定は担当者にとって非常に煩わし
いものであるが、本発明ではシステムリセット後の簡単
なプログラム制御により接続されているメモリボードの
仕様を自動的に判断し、制御信号を選択設定することが
可能になり、機械的な設定の場合にシステム構築の都度
コンピュータの使用者が悩まされる煩わしさと高い危険
性をな（すことができる。

Ｈ６発明の詳細 な説明したとおり、本発明によれば、接続されているメ
モリボードの仕様を自動的に判断し、インターフェイス
を一括して切換え、制御信号を選択的に設定することが
可能で、機械的な設定の場合にシステム構築の都度コン
ピュータの使用者が悩まされる煩わしさと危険性とをな
くすようなメモリバス切換え方式を提供することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は実施例の
部分回路図、第３図は本発明の実施例の別な状態の構成
図、第４図は本発明の一実施例の処理のフローチャート
、第５図と第６図は一般的な制御用マイクロコンピュー
タの構成図、第７図は従来例の構成図である。 １１．７１・・・ＣＰＵボード、１２，２２．７２・・
・メモリボード、１３，２３．７３・・・メモリバス、
１４．７４・・・マイクロプロセッサ、１５．７５・・
・標準メモリバス制御回路、１６．７６・・・専用メモ
リバス制御回路、１７，７７・・・コントロールレジス
タ、１８・・・セレクタ回路、１９て入力バッファ、２
０・・・出力バッファ、７８・・・メモリバス切換え用
設定ピン群。 外２名 第１図 実施例の処理のフローチャート 第４図 第５図 メモリバスを備えな制御システムの構成図第６図

Claims (1)

【特許請求の範囲】
1. （１）中央処理部とメモリとの間に配設されるメモリバ
   スの標準方式及び専用方式の２種類のインターフェイス
   に対応する２つの制御回路を備えな制御システムのメモ
   リバス切換え方式において、専用方式インターフェイス
   を有するメモリボード上でリセット直後からアクセス開
   始までの間メモリバス上の１ビットのステータス信号を
   “Ｌ”レベルに保持するフリップフロップと、そのステ
   ータス信号により中央処理部ボード上で２つの制御回路
   のいずれか一方を選択するセレクタ回路とを備え、接続
   されたメモリボードのインターフェイス属性を中央処理
   部が判断し、インターフェイスの制御信号を自動的に切
   換えることを特徴とするメモリバス切換え方式。