JPH0290331A - 仮想計算機システムのためのプロセツサ間通信命令処理装置 - Google Patents
仮想計算機システムのためのプロセツサ間通信命令処理装置Info
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- JPH0290331A JPH0290331A JP63240853A JP24085388A JPH0290331A JP H0290331 A JPH0290331 A JP H0290331A JP 63240853 A JP63240853 A JP 63240853A JP 24085388 A JP24085388 A JP 24085388A JP H0290331 A JPH0290331 A JP H0290331A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想計算機システムに関し、特に、マルチプ
ロセッサ構成の仮想側算機において発行されるプロセッ
サ間通信命令の処理に関する。
ロセッサ構成の仮想側算機において発行されるプロセッ
サ間通信命令の処理に関する。
仮想計算機システム（以後ＶＭＳと略記）においては、
１台の実射算機が時分割的に制御されて、異なるタイム
スロットにおいて異なる計算機であるかのように動作す
る。各タイムスロットにおいて擬似的に実現される計算
機は、仮想計算機（以後ＶＭと略記）と呼ばれる。実計
算機の諸資源は。
１台の実射算機が時分割的に制御されて、異なるタイム
スロットにおいて異なる計算機であるかのように動作す
る。各タイムスロットにおいて擬似的に実現される計算
機は、仮想計算機（以後ＶＭと略記）と呼ばれる。実計
算機の諸資源は。
時分割的又は空間分割的にそれぞれのＶＭに割当てられ
、実計算機に備えられていない所要資源は、シミュレー
ションによって提供される。資源のこのような割当て及
びシミュレーションは、仮想計算機制御プロゲラｔｚ
（以後ＶＭＣＰと略記）と呼ばれるソフトウェアにより
実現される。時分割的に割当てられる資源の一つば、プ
ロセッサ（いわゆるＣＰＵ）である。実計算機は複数の
ＣＰＵを備えたマルチプロセッサシステムであってもよ
く、また、１台又はそれ以上のＶＭがマルチプロセッサ
システムであっても、上い。マルチプロセッサ構成のＶ
Ｍを含むＶＭＳをマルチプロセッサ構成の実Ｒ」算機上
で構築するためのプロセッサ割当機構の例は、特開昭５
９−１６７７５６号公報及び同６２２２１０４１号公報
に記載されている。
、実計算機に備えられていない所要資源は、シミュレー
ションによって提供される。資源のこのような割当て及
びシミュレーションは、仮想計算機制御プロゲラｔｚ
（以後ＶＭＣＰと略記）と呼ばれるソフトウェアにより
実現される。時分割的に割当てられる資源の一つば、プ
ロセッサ（いわゆるＣＰＵ）である。実計算機は複数の
ＣＰＵを備えたマルチプロセッサシステムであってもよ
く、また、１台又はそれ以上のＶＭがマルチプロセッサ
システムであっても、上い。マルチプロセッサ構成のＶ
Ｍを含むＶＭＳをマルチプロセッサ構成の実Ｒ」算機上
で構築するためのプロセッサ割当機構の例は、特開昭５
９−１６７７５６号公報及び同６２２２１０４１号公報
に記載されている。
ＶＭＳは、ＶＭＣＰを介して実現されるものであり、Ｖ
ＭＣＰの介入はオーバヘッドを生じる。
ＭＣＰの介入はオーバヘッドを生じる。
ＶＭＣＰの介入に起因するオーバヘッドを削減してＶＭ
Ｓを高速化する種々の改良が、今までに提案された。例
えば、特公昭６（１−４９３５２号公報には状態制御命
令及び割込みの処理の高速化が記載され、特公昭６１−
２２８２５号公報にはアドレス変換の高速化が記載され
、特開昭６０−１５０１４０号公報には入出力命令の処
理の高速化が記載され、本出願人による特願昭６２−１
０４１３１号にはタイマ割込制御の高速化が記載されて
いる。しかしながら、これらの改良は、マルチプロセッ
サ構成のＶＭに特有な問題の解決には向けられていない
。
Ｓを高速化する種々の改良が、今までに提案された。例
えば、特公昭６（１−４９３５２号公報には状態制御命
令及び割込みの処理の高速化が記載され、特公昭６１−
２２８２５号公報にはアドレス変換の高速化が記載され
、特開昭６０−１５０１４０号公報には入出力命令の処
理の高速化が記載され、本出願人による特願昭６２−１
０４１３１号にはタイマ割込制御の高速化が記載されて
いる。しかしながら、これらの改良は、マルチプロセッ
サ構成のＶＭに特有な問題の解決には向けられていない
。
マルチプロセッサシステムに特有な命令の一つは、ＣＰ
Ｕ間通間通全命令る。従来のＶＭＳにおいては、マルチ
プロセッサ構成のＶＭ中で発行されるＣＰＵ間通間通全
命令次に述べるような、ＶＭＣＰによるシミュレーショ
ンによって処理される。
Ｕ間通間通全命令る。従来のＶＭＳにおいては、マルチ
プロセッサ構成のＶＭ中で発行されるＣＰＵ間通間通全
命令次に述べるような、ＶＭＣＰによるシミュレーショ
ンによって処理される。
マルチプロセッサ構成の実計算機上にマルチプロセッサ
構成のＶＭが設定されていると仮定する。
構成のＶＭが設定されていると仮定する。
ある実ＣＰＵ上で走行中の第１仮想ＣＰＵ （ＶＭを構
成する論理的なＣＰＵを以後仮想ＣＰＵと呼ぶ）が、第
２仮想ＣＰＵへのＣＰＵ間通間通全命令行すると、トラ
ップが生じて、第１仮想ＣＰＵの走行は中断され、ＶＭ
ＣＰが呼出される。ＶＭＣＰは、それが管理している仮
想ＣＰＵ状態情報を参照して、第２仮想ＣＰＵの状態を
調べ、それが走行中でなければ、その退避中の状態情報
に対してこのＣＰＵ間通間通全命令行し、その結果を第
１仮想ＣＰＵの状態情報に反映させた後、第１仮想ＣＰ
Ｕの走行を再開させる。他方、第２仮想ＣＰＵが他の実
ＣＰＵ上で走行中であれば、ＶＭＣＰは、この第２仮想
ＣＰＵの走行を中断して、その状態を主記憶に退避させ
、それから前記と同様な処理を行ない、次いで第２仮想
ＣＰＵの走行を再開させる。
成する論理的なＣＰＵを以後仮想ＣＰＵと呼ぶ）が、第
２仮想ＣＰＵへのＣＰＵ間通間通全命令行すると、トラ
ップが生じて、第１仮想ＣＰＵの走行は中断され、ＶＭ
ＣＰが呼出される。ＶＭＣＰは、それが管理している仮
想ＣＰＵ状態情報を参照して、第２仮想ＣＰＵの状態を
調べ、それが走行中でなければ、その退避中の状態情報
に対してこのＣＰＵ間通間通全命令行し、その結果を第
１仮想ＣＰＵの状態情報に反映させた後、第１仮想ＣＰ
Ｕの走行を再開させる。他方、第２仮想ＣＰＵが他の実
ＣＰＵ上で走行中であれば、ＶＭＣＰは、この第２仮想
ＣＰＵの走行を中断して、その状態を主記憶に退避させ
、それから前記と同様な処理を行ない、次いで第２仮想
ＣＰＵの走行を再開させる。
ＶＭＣＰによるこのようなシミュレーションは大きなオ
ーバヘッドをもたらし、特に、宛先仮想ＣＰＵが走行中
の場合には、それの走行の中断と再開のためのオーバヘ
ッドが加わる。
ーバヘッドをもたらし、特に、宛先仮想ＣＰＵが走行中
の場合には、それの走行の中断と再開のためのオーバヘ
ッドが加わる。
本発明の総合的な目的は、マルチプロセッサ構成のＶＭ
において発行されたＣＰＵ間通信命令を、最小のオーバ
ヘッドでもって処理することにある。
において発行されたＣＰＵ間通信命令を、最小のオーバ
ヘッドでもって処理することにある。
本発明の具体的な目的の一つは、そのようなＣＰＵ間通
信命令を、ＶＭＣＰの介入なしに処理することにある。
信命令を、ＶＭＣＰの介入なしに処理することにある。
本発明の具体的な目的の他の一つは、そのようなＣＰＵ
間通信命令を、宛先仮想ＣＰＵの走行を中断することな
しに処理することにある。
間通信命令を、宛先仮想ＣＰＵの走行を中断することな
しに処理することにある。
本発明の具体的な目的の他の一つは、走行中でない宛先
仮想ＣＰＵの走行開始を促進することにある。
仮想ＣＰＵの走行開始を促進することにある。
本発明に従えば、ＣＰＵ間通信命令で指定された宛先仮
想ＣＰＵの仮想ＣＰ ｔＪ状態情報にアクセスする機構
と、アクセスされた仮想ＣＰＵ状態情報が示す宛先仮想
ＣＰＵの走行状態に応じて、走行中でない仮想ＣＰＵの
仮想ＣＰＵ状態情報か、又は宛先仮想ＣＰＵが走行中の
実ＣＰＵの、どちらかに対してＣＰＵ間通信命令の要求
する通信を実行する機構が、実プロセッサの命令実行回
路の一部をなすハードウェア又はファームウェアとして
設けられる。
想ＣＰＵの仮想ＣＰ ｔＪ状態情報にアクセスする機構
と、アクセスされた仮想ＣＰＵ状態情報が示す宛先仮想
ＣＰＵの走行状態に応じて、走行中でない仮想ＣＰＵの
仮想ＣＰＵ状態情報か、又は宛先仮想ＣＰＵが走行中の
実ＣＰＵの、どちらかに対してＣＰＵ間通信命令の要求
する通信を実行する機構が、実プロセッサの命令実行回
路の一部をなすハードウェア又はファームウェアとして
設けられる。
加えて、走行中でない宛先仮想ＣＰＵがＣＰＵ間通信命
令による割込要求の結果走行可能になれば宛先仮想ＣＰ
Ｕの起動優先順位を繰上げる機構を、同様にして設ける
ことができる。
令による割込要求の結果走行可能になれば宛先仮想ＣＰ
Ｕの起動優先順位を繰上げる機構を、同様にして設ける
ことができる。
更に、アイドル状態にある実ＣＰＵに仮想プロセッサの
起動を要求する機構を、同様にして設けてもよい。この
機構は、前記の走行優先順位繰上機構の後で動作するよ
うに構成するのがよい。
起動を要求する機構を、同様にして設けてもよい。この
機構は、前記の走行優先順位繰上機構の後で動作するよ
うに構成するのがよい。
ある実ＣＰＵ上で走行中の仮想ＣＰＵからＣＰＵ間通信
命令が発行されると、この命令は、本発明による仮想Ｃ
ＰＵ状態情報アクセス機構と実行機構により、宛先仮想
ＣＰＵが走行中の実ＣＰＵ又はそれの退避された状態情
報に対して、単一命令の実行過程として実行される。Ｖ
ＭＣＰが呼出されることなく、したがって、仮想ＣＰＵ
の走行の中断と再開を含むＶＭＣＰの実行のためのオー
バヘッドは、ハードウェア又はファームウェアによる仮
想ＣＰＵ状態情報へのアクセスのためのみのオーバヘッ
ドへと、大幅に削減される。
命令が発行されると、この命令は、本発明による仮想Ｃ
ＰＵ状態情報アクセス機構と実行機構により、宛先仮想
ＣＰＵが走行中の実ＣＰＵ又はそれの退避された状態情
報に対して、単一命令の実行過程として実行される。Ｖ
ＭＣＰが呼出されることなく、したがって、仮想ＣＰＵ
の走行の中断と再開を含むＶＭＣＰの実行のためのオー
バヘッドは、ハードウェア又はファームウェアによる仮
想ＣＰＵ状態情報へのアクセスのためのみのオーバヘッ
ドへと、大幅に削減される。
宛先仮想ＣＰＵの起動優先順位の繰上げと、アイドル状
態にある実ＣＰＵへの仮想ＣＰＵ起動の要求も、同様に
、ＶＭＣＰの介入なしに、ＣＰＵ間通信命令の実行過程
の一部として行なわれ、それにより、さしたるオーバヘ
ッドなしに、走行中でなかった宛先仮想ＣＰＵの走行が
促進され、ひいては、ＶＭＳの効率が改善される。
態にある実ＣＰＵへの仮想ＣＰＵ起動の要求も、同様に
、ＶＭＣＰの介入なしに、ＣＰＵ間通信命令の実行過程
の一部として行なわれ、それにより、さしたるオーバヘ
ッドなしに、走行中でなかった宛先仮想ＣＰＵの走行が
促進され、ひいては、ＶＭＳの効率が改善される。
第１図は、本発明の一実施例をブロックダイヤグラムで
示す。実計算機は、主記憶１と、それを共有する複数の
ＣＰＵｌ０を含む。ただし、図の複雑化を防ぐため、１
台のＣＰＵのみが図示されている。更に、説明を簡明に
するため、すべてのＣＰＵは同じ構造を持つものとする
。
示す。実計算機は、主記憶１と、それを共有する複数の
ＣＰＵｌ０を含む。ただし、図の複雑化を防ぐため、１
台のＣＰＵのみが図示されている。更に、説明を簡明に
するため、すべてのＣＰＵは同じ構造を持つものとする
。
主記憶１内に、ＶＭプログラム群２と、ＶＭＳ管理情報
４と、ＶＭＣＰ５が記憶される。ＶＭプログラム群２は
、それぞれのＶＭにより実行されるプログラムの集まり
である。ただし、ＶＭプログラム群２が主記憶１内に常
駐する必要はなく、各ＶＭの走行開始時にそのＶＭのプ
ログラムの所要部分が、図示されていない補助記憶から
転送されればよい。ＶＭＳ管理情報４は、後で詳述する
ＶＰ管理情報６とＲＰ状態テーブル７、並びに諸仮想Ｃ
ＰＵの起動優先順位を定めるＶＰキュー８を含む。ＶＭ
ＣＰ５は、仮想ＣＰＵの走行の開始処理のための命令列
であるディスパッチャ９を含む。
４と、ＶＭＣＰ５が記憶される。ＶＭプログラム群２は
、それぞれのＶＭにより実行されるプログラムの集まり
である。ただし、ＶＭプログラム群２が主記憶１内に常
駐する必要はなく、各ＶＭの走行開始時にそのＶＭのプ
ログラムの所要部分が、図示されていない補助記憶から
転送されればよい。ＶＭＳ管理情報４は、後で詳述する
ＶＰ管理情報６とＲＰ状態テーブル７、並びに諸仮想Ｃ
ＰＵの起動優先順位を定めるＶＰキュー８を含む。ＶＭ
ＣＰ５は、仮想ＣＰＵの走行の開始処理のための命令列
であるディスパッチャ９を含む。
第２図は、ｖｐ管理情報６の詳細を示す。第２図（ａ）
を参照すると、各ＶＭに対してＶＰ状態記述子アドレス
リスト（以下ＶＰリストと略称）６１が用意され、そし
て、このＶＭを構成する仮想ＣＰＵのそれぞれに対して
ｖＰ状態記述子６２が用意される。ｖＰリスト６１は、
各仮想ＣＰＵの識別番号（ＶＰＮα）と、対応するｖｐ
状態記述子６２へのポインタとを含む。ｖＰ状態記述子
６２の内容は、第２図（ｂ）に示されるように、対応す
る仮想ＣＰＵが実ＣＰＵ上で走行中か否かを示す走行フ
ラグ６２１と、走行中の場合に割当てられている実ＣＰ
Ｕの識別番号（ＲＰＮα）６２２と、後述する通信キュ
ーの先頭を指す通信キューヘッダ６２３と、ＶＰリスト
６１へのポインタ６２４と、状態退避エリア６２５とを
含む。各仮想ＣＰＵの走行が中断される時、それの状態
を示す実ＣＰＵ中のＰＳＷ及びその他のレジスタ、フリ
ップフロップ等の内容は退避エリア６２５に格納され、
その後、この仮想ＣＰＵの走行が再開される時に、退避
エリア６２５の内容は実ＣＰＵ中に復元される。
を参照すると、各ＶＭに対してＶＰ状態記述子アドレス
リスト（以下ＶＰリストと略称）６１が用意され、そし
て、このＶＭを構成する仮想ＣＰＵのそれぞれに対して
ｖＰ状態記述子６２が用意される。ｖＰリスト６１は、
各仮想ＣＰＵの識別番号（ＶＰＮα）と、対応するｖｐ
状態記述子６２へのポインタとを含む。ｖＰ状態記述子
６２の内容は、第２図（ｂ）に示されるように、対応す
る仮想ＣＰＵが実ＣＰＵ上で走行中か否かを示す走行フ
ラグ６２１と、走行中の場合に割当てられている実ＣＰ
Ｕの識別番号（ＲＰＮα）６２２と、後述する通信キュ
ーの先頭を指す通信キューヘッダ６２３と、ＶＰリスト
６１へのポインタ６２４と、状態退避エリア６２５とを
含む。各仮想ＣＰＵの走行が中断される時、それの状態
を示す実ＣＰＵ中のＰＳＷ及びその他のレジスタ、フリ
ップフロップ等の内容は退避エリア６２５に格納され、
その後、この仮想ＣＰＵの走行が再開される時に、退避
エリア６２５の内容は実ＣＰＵ中に復元される。
ＲＰ状態テーブル７は、第３図に示されるように、それ
ぞれの実ＣＰＵについて、それがアクティブ状態にある
かアイドル状態にあるかを示すアクティブフラグ７１と
、アクティブの場合にそこで走行中の仮想ＣＰＵの識別
番号７２と、その仮想ＣＰＵが属するＶＭの識別番号７
３とを含む。
ぞれの実ＣＰＵについて、それがアクティブ状態にある
かアイドル状態にあるかを示すアクティブフラグ７１と
、アクティブの場合にそこで走行中の仮想ＣＰＵの識別
番号７２と、その仮想ＣＰＵが属するＶＭの識別番号７
３とを含む。
第２図（ａ）に戻り、通信キュー６３は、各仮想ＣＰＵ
において処理が保留されているＣＰＵ間通信割込みのキ
ューであって、通信キューエレメント６３１のチエイン
により構成される。各通信キューエレメント６３１は、
ＣＰＵ間通信命令に起因する一つの割込要求に対応し、
対応するＣＰＵ間通信命令を実行した仮想ＣＰＵの識別
番号と、後続キューエレメントへのポインタとからなる
。
において処理が保留されているＣＰＵ間通信割込みのキ
ューであって、通信キューエレメント６３１のチエイン
により構成される。各通信キューエレメント６３１は、
ＣＰＵ間通信命令に起因する一つの割込要求に対応し、
対応するＣＰＵ間通信命令を実行した仮想ＣＰＵの識別
番号と、後続キューエレメントへのポインタとからなる
。
ｖＰ状態記連子内の通信キューへラダ６２３は、先頭の
通信キューエレメントを指す。
通信キューエレメントを指す。
主記憶１内には、更に、ＣＰＵ間の情報の授受に使用さ
れる通信エリア３が用意される。ＣＰＵ間通信命令が宛
先ＣＰＵの特定の動作を要求するために使用される場合
に、この特定の動作を指定するコードが通信エリア３中
の予め定められた位置に書込まれ、その後にＣＰＵ間通
信命令が発行すして、宛先ＣＰＵに割込みを生じる。こ
の宛先ＣＰＵは、前記の予め定められた位置にアクセス
することにより、要求された動作を知ることができる。
れる通信エリア３が用意される。ＣＰＵ間通信命令が宛
先ＣＰＵの特定の動作を要求するために使用される場合
に、この特定の動作を指定するコードが通信エリア３中
の予め定められた位置に書込まれ、その後にＣＰＵ間通
信命令が発行すして、宛先ＣＰＵに割込みを生じる。こ
の宛先ＣＰＵは、前記の予め定められた位置にアクセス
することにより、要求された動作を知ることができる。
実ＣＰＵｌ０は、主記憶アクセス回路１１と、割込処理
回路１２と、レジスタ群１３と、命令実行回路１４を備
える。レジスタ群１３は、ＶＭＳの実現に必要な情報を
保持し、特に本発明に関係して、当ＣＰＵ上で目下走行
中の仮想ＣＰＵの識別番号１３１と、この仮想ＣＰＵの
ｖｐ状態記述子６２のアドレス１３２と、ＲＰ状態テー
ブル７のアドレス１３３と、ｖＰキュー８のアドレス１
３４と、ディスパッチャ９のアドレス１３５とを保持す
る。
回路１２と、レジスタ群１３と、命令実行回路１４を備
える。レジスタ群１３は、ＶＭＳの実現に必要な情報を
保持し、特に本発明に関係して、当ＣＰＵ上で目下走行
中の仮想ＣＰＵの識別番号１３１と、この仮想ＣＰＵの
ｖｐ状態記述子６２のアドレス１３２と、ＲＰ状態テー
ブル７のアドレス１３３と、ｖＰキュー８のアドレス１
３４と、ディスパッチャ９のアドレス１３５とを保持す
る。
命令実行回路１４の内部については、本発明に直接関係
する部分のみが図示されている。本実施例において、Ｃ
ＰＵ間通信命令は、ＳＩＧＰ（Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｏｒ）命令と呼ばれる。図示されていない命令デ
コーダからの５ＩＧＰデコード出力は５ＩＧＰシ一ケン
ス回路１４１を起動する。
する部分のみが図示されている。本実施例において、Ｃ
ＰＵ間通信命令は、ＳＩＧＰ（Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｏｒ）命令と呼ばれる。図示されていない命令デ
コーダからの５ＩＧＰデコード出力は５ＩＧＰシ一ケン
ス回路１４１を起動する。
５ＩＧＰシ一ケンス回路１４１は、ｖｐ管理情報６をテ
ストするＶＰテスト回路１４２と、５ＩＧＰ命令で指定
された通信動作（割込要求の送出、状態情報の抽出等）
をｖｐ管理情報６に対して実行する５ＩＧＰ模擬回路１
４３と、仮想ＣＰＵの走行優先順位を繰上げる優先順位
繰上回路１４４と、ＲＰ状態テーブル７をテス１−する
ＲＰテスト回路１４５と、５ＩＧＰ命令で指定された通
信動作を実ＣＰＵに対して実行するＳＩＧＰ通信回路１
４６とを制御する。
ストするＶＰテスト回路１４２と、５ＩＧＰ命令で指定
された通信動作（割込要求の送出、状態情報の抽出等）
をｖｐ管理情報６に対して実行する５ＩＧＰ模擬回路１
４３と、仮想ＣＰＵの走行優先順位を繰上げる優先順位
繰上回路１４４と、ＲＰ状態テーブル７をテス１−する
ＲＰテスト回路１４５と、５ＩＧＰ命令で指定された通
信動作を実ＣＰＵに対して実行するＳＩＧＰ通信回路１
４６とを制御する。
次に、第１図の装置によるＣＰＵ間通信（ＳＩＧＰ）命
令の処理を説明する。第４図は、この処理のフローチャ
ー１・であり、このフローチャートにおいて、”ｖｐ”
は仮想ＣＰＵを意味し、” ＲＰ”は実ＣＰＵを意味す
る。
令の処理を説明する。第４図は、この処理のフローチャ
ー１・であり、このフローチャートにおいて、”ｖｐ”
は仮想ＣＰＵを意味し、” ＲＰ”は実ＣＰＵを意味す
る。
実ＣＰＵ１０−ヒで走行中の仮想ＣＰＵが５ＩＧＰ命令
に遭遇すると、図示されていない命令デコーダは５ＩＧ
Ｐ出力により５ＩＧＰシ一ケンス回路１４１を起動する
。以下に述べる動作シーケンスは、５ＩＧＰシ一ケンス
回路１４１の制御下で進行する。まず、ｖＰテスト回路
１４２は、現行Ｖｌ）状態記述子アドレス１３２を用い
て、走行中の仮想ＣＰＵに対応するｖｐ状態記述子６２
にアクセスし、更に、そのｖＰリス１へポインタ６２４
に従ってｖＰリスト６１にアクセスして、５ＩＧＰ命令
中に指定された宛先仮想ＣＰＵを探索する（１０１）。
に遭遇すると、図示されていない命令デコーダは５ＩＧ
Ｐ出力により５ＩＧＰシ一ケンス回路１４１を起動する
。以下に述べる動作シーケンスは、５ＩＧＰシ一ケンス
回路１４１の制御下で進行する。まず、ｖＰテスト回路
１４２は、現行Ｖｌ）状態記述子アドレス１３２を用い
て、走行中の仮想ＣＰＵに対応するｖｐ状態記述子６２
にアクセスし、更に、そのｖＰリス１へポインタ６２４
に従ってｖＰリスト６１にアクセスして、５ＩＧＰ命令
中に指定された宛先仮想ＣＰＵを探索する（１０１）。
もしも宛先仮想ＣＰＵがｖｐリス１−６１中で発見でき
なければ、例えば特定のフリップフロップをセットする
ことにより、宛先ＣＰＵの不存在がＶＭプログラムに報
告され（１０２）、そこで５ＩＧＰ命令の実行は終了す
る。すなわち、実計算機において宛先ＣＰＵが存在しな
い場合と同じ結果が得られる。
なければ、例えば特定のフリップフロップをセットする
ことにより、宛先ＣＰＵの不存在がＶＭプログラムに報
告され（１０２）、そこで５ＩＧＰ命令の実行は終了す
る。すなわち、実計算機において宛先ＣＰＵが存在しな
い場合と同じ結果が得られる。
宛先仮想ＣＰＵが存在すれば、ｖｐテスト回路１４２は
、ｖＰリスト中のポインタに従って、宛先仮想ＣＰＵに
対応するｖｐ状態記述子にアクセスし、その走行フラグ
６２１を調べる（１０３）。
、ｖＰリスト中のポインタに従って、宛先仮想ＣＰＵに
対応するｖｐ状態記述子にアクセスし、その走行フラグ
６２１を調べる（１０３）。
この走行フラグが″走行中”を示せば、宛先仮想ＣＰＵ
が走行中の実ＣＰＵに対して５ＩＧＰ命令が実行される
（１０４．）。詳述すれば、■Ｐテスト回路１４２は、
宛先仮想ＣＰＵのＶ Ｔ）状態記述子から実ＣＰＵ識別
番号６２２を読出し、Ｓ ｉＧＰ通信回路１４６は、こ
の識別番号により識別されろ実Ｃ，ＰＵへの通信経路を
確保して、それを経由して所定の通信動作（割込要求の
送出、状態情報の抽出等）を実行する。状態情報の抽出
は、宛先実ＣＰＵの指定された状態情報（例えば、ＰＳ
Ｗの指定されたピッ１−）を、５ＩＧＰ通信回路１４６
が直接読取ることにより遂行される。ここで５ＩＧＰ命
令の実行は終了する。割込要求が発せられた場合には、
宛先実ＣＰＵにおいて、走行中の仮想ＣＰＵが割込可能
状態にあれば１割込みが生じて、通信エリア３へのアク
セスが行なわれ、割込不可能状態にあれば、その割込要
求は保留される。このように、宛先アドレスの置換を除
けば、実計算機におけるのと同様な５ＩＧＰ命令の処理
が行なわれる。
が走行中の実ＣＰＵに対して５ＩＧＰ命令が実行される
（１０４．）。詳述すれば、■Ｐテスト回路１４２は、
宛先仮想ＣＰＵのＶ Ｔ）状態記述子から実ＣＰＵ識別
番号６２２を読出し、Ｓ ｉＧＰ通信回路１４６は、こ
の識別番号により識別されろ実Ｃ，ＰＵへの通信経路を
確保して、それを経由して所定の通信動作（割込要求の
送出、状態情報の抽出等）を実行する。状態情報の抽出
は、宛先実ＣＰＵの指定された状態情報（例えば、ＰＳ
Ｗの指定されたピッ１−）を、５ＩＧＰ通信回路１４６
が直接読取ることにより遂行される。ここで５ＩＧＰ命
令の実行は終了する。割込要求が発せられた場合には、
宛先実ＣＰＵにおいて、走行中の仮想ＣＰＵが割込可能
状態にあれば１割込みが生じて、通信エリア３へのアク
セスが行なわれ、割込不可能状態にあれば、その割込要
求は保留される。このように、宛先アドレスの置換を除
けば、実計算機におけるのと同様な５ＩＧＰ命令の処理
が行なわれる。
宛先仮想ＣＰＵが走行中でない場合には、対応する■Ｐ
状態記述子６２に対して５ＩＧＰ通信が実行される（１
０５）。詳述すれば、もしも状態情報の抽出が指定され
ていれば、Ｓ ＩＧＰ模擬回路１４３は、宛先ｖｐ状態
記述子の状態退避エリア６２５にアクセスして、そこか
ら所望の状態情報を読出す。他方、割込要求の送出が指
定されている場合は、走行中でない仮想ＣＰＵが直ちに
それに応答することはできないことから、この割込要求
は通信キュー６３に入れられる。すなわち、５ＩＧＰ模
擬回路１４３は、現行ＶＰＮα１３１を読出して、それ
を要素として含む通信キューエレメント６３１を生成し
、これを、宛先仮想ＣＰＵのｖＰ状態記述子にチエイン
された通信キュー６３の末尾に加える。その後、この仮
想ＣＰＵの走行が開始される時に、ディスパッチャ９は
、通信キュー６３中のキューエレメントを取出して、そ
の内容を実ＣＰＵの割込処理回路１１中の割込保留回路
にセットする。仮想ＣＰｔＪの走行中にそれが割込可能
状態になれば、保留中の割込みは順次処理され、走行が
中断される時に、保留状態で残された割込みは、図示さ
れていない状態退避機構により、再び通信キュー６３と
して保存される。
状態記述子６２に対して５ＩＧＰ通信が実行される（１
０５）。詳述すれば、もしも状態情報の抽出が指定され
ていれば、Ｓ ＩＧＰ模擬回路１４３は、宛先ｖｐ状態
記述子の状態退避エリア６２５にアクセスして、そこか
ら所望の状態情報を読出す。他方、割込要求の送出が指
定されている場合は、走行中でない仮想ＣＰＵが直ちに
それに応答することはできないことから、この割込要求
は通信キュー６３に入れられる。すなわち、５ＩＧＰ模
擬回路１４３は、現行ＶＰＮα１３１を読出して、それ
を要素として含む通信キューエレメント６３１を生成し
、これを、宛先仮想ＣＰＵのｖＰ状態記述子にチエイン
された通信キュー６３の末尾に加える。その後、この仮
想ＣＰＵの走行が開始される時に、ディスパッチャ９は
、通信キュー６３中のキューエレメントを取出して、そ
の内容を実ＣＰＵの割込処理回路１１中の割込保留回路
にセットする。仮想ＣＰｔＪの走行中にそれが割込可能
状態になれば、保留中の割込みは順次処理され、走行が
中断される時に、保留状態で残された割込みは、図示さ
れていない状態退避機構により、再び通信キュー６３と
して保存される。
次に、ｖＰテスト回路１４３は、走行中でない宛先仮想
ＣＰＵが、割込可能状態にあるとともに待ち（ｗａｉｔ
）状態にあるか否かを調べる（１０６）。
ＣＰＵが、割込可能状態にあるとともに待ち（ｗａｉｔ
）状態にあるか否かを調べる（１０６）。
１に
のような状態にあるＣＰＵは、割込要求の到来に応答し
て実行状態に移行できる。したがって、宛先仮想ＣＰＵ
がこのような状態にあれば、その起動優先順位を繰上げ
て、走行開始を促進することが望ましい。そこで、優先
順位繰上回路１４４は、ＶＰキューアドレス１３４を参
照してｖＰキュー８にアクセスし、この宛先仮想ＣＰＵ
の起動優先順位（キュー内順位）を、できるだけ高いも
のに繰上げる（１０７）。
て実行状態に移行できる。したがって、宛先仮想ＣＰＵ
がこのような状態にあれば、その起動優先順位を繰上げ
て、走行開始を促進することが望ましい。そこで、優先
順位繰上回路１４４は、ＶＰキューアドレス１３４を参
照してｖＰキュー８にアクセスし、この宛先仮想ＣＰＵ
の起動優先順位（キュー内順位）を、できるだけ高いも
のに繰上げる（１０７）。
更に、ＲＰテスト回路１４５は、ＲＰ状態テーブルアド
レス１３３を用いてＲＰ状態テーブル７にアクセスし、
アイドル状態にある実ＣＰＵを探索する（１０８）。ア
イドル状態にある実ＣＰＵが発見されれば、ＲＰテスト
回路１４５はディスパッチャ９の実行を指定するコード
を通信エリア３に書込み、５ＩＧＰ通信回路１４６が割
込要求をその実ＣＰＵへ送出して（１０９）、５ＩＧＰ
命令の実行が終了する。この割込要求を受けた実ＣＰＵ
は、ディスパッチャアドレス１３５を参照してディスパ
ッチャ９を実行し、その結果、ｖＰキュー８の先頭で待
っていた仮想ＣＰＵが、この実ＣＰＵ上で走行を開始す
る。
レス１３３を用いてＲＰ状態テーブル７にアクセスし、
アイドル状態にある実ＣＰＵを探索する（１０８）。ア
イドル状態にある実ＣＰＵが発見されれば、ＲＰテスト
回路１４５はディスパッチャ９の実行を指定するコード
を通信エリア３に書込み、５ＩＧＰ通信回路１４６が割
込要求をその実ＣＰＵへ送出して（１０９）、５ＩＧＰ
命令の実行が終了する。この割込要求を受けた実ＣＰＵ
は、ディスパッチャアドレス１３５を参照してディスパ
ッチャ９を実行し、その結果、ｖＰキュー８の先頭で待
っていた仮想ＣＰＵが、この実ＣＰＵ上で走行を開始す
る。
５ＩＧＰ命令の実行のための諸回路１４１〜１４６は、
マイクロプログラム及びそれにより制御される回路群で
置換することができる。また、もしも充分な数のレジス
タ又はそれらと等価な内蔵メモリが利用できれば、ｖＰ
リストポインタあるいはＶＰリスト自体をＣＰＵ内部に
保持してもよく、そうすれば、オーバヘッドは一層低減
する。
マイクロプログラム及びそれにより制御される回路群で
置換することができる。また、もしも充分な数のレジス
タ又はそれらと等価な内蔵メモリが利用できれば、ｖＰ
リストポインタあるいはＶＰリスト自体をＣＰＵ内部に
保持してもよく、そうすれば、オーバヘッドは一層低減
する。
以上から明らかなように、本発明によれば、ＶＭから発
行されたＣＰＵ間通間通全命令ハードウェア又はファー
ムウェアにより、単一命令の実行過程として処理され、
ＶＭＣＰの介入はない。
行されたＣＰＵ間通間通全命令ハードウェア又はファー
ムウェアにより、単一命令の実行過程として処理され、
ＶＭＣＰの介入はない。
また、ＣＰＵ間通間通全命令行の結果として走行可能に
なる仮想ＣＰＵの起動優先順位の繰上げや、アイドル状
態にある実ＣＰＵへの仮想ＣＰＵ起動要求も、同様に、
ＣＰＵ間通間通全命令行過程の一部として、ＶＭＣＰの
介入なしに遂行される。
なる仮想ＣＰＵの起動優先順位の繰上げや、アイドル状
態にある実ＣＰＵへの仮想ＣＰＵ起動要求も、同様に、
ＣＰＵ間通間通全命令行過程の一部として、ＶＭＣＰの
介入なしに遂行される。
したがって、ＣＩ） Ｕ間通信命令の発行に関連して生
しるオーバヘットが大幅に低減され、ＶＭＳのスループ
ットが改善される。
しるオーバヘットが大幅に低減され、ＶＭＳのスループ
ットが改善される。
第１図は、本発明の一実施例のブロックダイヤグラムで
あり、第２図はＶＰ管理情報の一例を示す図であり、第
３図はＲＰ状態テーブルの一例を示す図であり、第４図
は第１図の装置により行なわれるＣＰＵ間通間通全命令
理のフローチャートである。 ５・・・仮想計算機制御プログラム、６・・・仮想ＣＰ
Ｕ状態情報、７・・・実ＣＰＵ状態情報、８・・仮想ｃ
ｐｕ起動優先順位を示すキュー、１３２・・・走行中の
仮想ＣＰＵの仮想ＣＰＵ状態情報のアドレス、１３３・
・実ＣＰＵ状態テーブルのアドレス、１３４・・・起動
優先順位キューのアドレス、１４１・・・ＣＰＵ間通間
通全命令めの処理シーケンス制御回路、１４２・・仮想
ＣＰＵ状態情報検査回路、１４３ ・仮想ｃｐｕ状態情
報に対してＣＰＵ間通信を行なう回路、１４４・・仮想
ＣＰ Ｕの起動優先順位を繰上げる回路、１４５・・・
実ＣＰＵ状態情報検査回路、１４６・・・実ＣＰＵに対
してＣＰＵ間通信を行なう回路。
あり、第２図はＶＰ管理情報の一例を示す図であり、第
３図はＲＰ状態テーブルの一例を示す図であり、第４図
は第１図の装置により行なわれるＣＰＵ間通間通全命令
理のフローチャートである。 ５・・・仮想計算機制御プログラム、６・・・仮想ＣＰ
Ｕ状態情報、７・・・実ＣＰＵ状態情報、８・・仮想ｃ
ｐｕ起動優先順位を示すキュー、１３２・・・走行中の
仮想ＣＰＵの仮想ＣＰＵ状態情報のアドレス、１３３・
・実ＣＰＵ状態テーブルのアドレス、１３４・・・起動
優先順位キューのアドレス、１４１・・・ＣＰＵ間通間
通全命令めの処理シーケンス制御回路、１４２・・仮想
ＣＰＵ状態情報検査回路、１４３ ・仮想ｃｐｕ状態情
報に対してＣＰＵ間通信を行なう回路、１４４・・仮想
ＣＰ Ｕの起動優先順位を繰上げる回路、１４５・・・
実ＣＰＵ状態情報検査回路、１４６・・・実ＣＰＵに対
してＣＰＵ間通信を行なう回路。
Claims (1)
- 【特許請求の範囲】 １、複数の仮想プロセッサを有する仮想計算機を含む仮
想計算機システムを各仮想計算機への資源の割当てを管
理する仮想計算機制御プログラムの制御下で実現するた
めの、各仮想プロセッサの走行状態と退避されたプロセ
ッサ状態とを含む仮想プロセッサ状態情報を保持するた
めの記憶装置とこの記憶装置を共有する複数のプロセッ
サとを有する計算機の、各プロセッサにおいて、プロセ
ッサ間通信命令の解読に応答してこの命令で指定された
宛先仮想プロセッサの仮想プロセッサ状態情報にアクセ
スする手段と、前記宛先仮想プロセッサが他のプロセッ
サ上で走行中であることを前記アクセスされた仮想プロ
セッサ状態情報が示すときに動作して前記他のプロセッ
サに対して前記プロセッサ間通信命令が要求する通信を
実行する第１実行手段と、前記宛先仮想プロセッサが走
行中でないことを前記アクセスされた仮想プロセッサ状
態情報が示すときに動作してこの仮想プロセッサ状態情
報に対して前記プロセッサ間通信命令が要求する通信を
実行する第２実行手段とを備え、それにより、仮想計算
機制御プログラムの介入なしにプロセッサ間通信命令を
処理する、プロセッサ間通信命令処理装置。 ２、請求項１において、前記第２実行手段は、前記プロ
セッサ間通信命令がプロセッサ状態情報の取得を要求す
るときには前記アクセスされた仮想プロセッサ状態情報
から所要情報を読出し、前記プロセッサ間通信命令が割
込みを要求するときには対応する割込要求の到来の記録
を前記アクセスされた仮想プロセッサ状態情報に加える
、プロセッサ間通信命令処理装置。 ３、請求項１又は２において、前記宛先仮想プロセッサ
が走行中でないとともに割込要求の到来により走行が可
能になることを前記アクセスされた仮想プロセッサ状態
情報が示し、かつ、前記プロセッサ間通信命令が割込み
を要求するときに動作して、前記宛先仮想プロセッサの
起動優先順位を繰上げる手段を更に備える、プロセッサ
間通信命令処理装置。４、請求項３において、前記記憶
装置には更に各プロセッサがアイドル状態にあるか否か
を示す実プロセッサ状態情報が記憶され、そして、前記
実プロセッサ状態情報を調べてアイドル状態にあるプロ
セッサに仮想プロセッサの起動を要求する手段を更に備
える、プロセッサ間通信命令処理装置。 ５、請求項４において、前記起動要求手段は前記起動優
先順位繰上手段の後で動作する、プロセッサ間通信命令
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240853A JPH0290331A (ja) | 1988-09-28 | 1988-09-28 | 仮想計算機システムのためのプロセツサ間通信命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240853A JPH0290331A (ja) | 1988-09-28 | 1988-09-28 | 仮想計算機システムのためのプロセツサ間通信命令処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290331A true JPH0290331A (ja) | 1990-03-29 |
Family
ID=17065686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240853A Pending JPH0290331A (ja) | 1988-09-28 | 1988-09-28 | 仮想計算機システムのためのプロセツサ間通信命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281075B2 (en) | 2003-04-24 | 2007-10-09 | International Business Machines Corporation | Virtualization of a global interrupt queue |
| JP2017091544A (ja) * | 2015-11-16 | 2017-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 仮想プロセッサ・スレッド・グループを使用する処理ユニット内の割込みを処理するための方法、処理ユニット、および設計構造 |
-
1988
- 1988-09-28 JP JP63240853A patent/JPH0290331A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7281075B2 (en) | 2003-04-24 | 2007-10-09 | International Business Machines Corporation | Virtualization of a global interrupt queue |
| US7546406B2 (en) | 2003-04-24 | 2009-06-09 | International Business Machines Corporation | Virtualization of a global interrupt queue |
| JP2017091544A (ja) * | 2015-11-16 | 2017-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 仮想プロセッサ・スレッド・グループを使用する処理ユニット内の割込みを処理するための方法、処理ユニット、および設計構造 |
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