JPH0290642A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0290642A JPH0290642A JP24503288A JP24503288A JPH0290642A JP H0290642 A JPH0290642 A JP H0290642A JP 24503288 A JP24503288 A JP 24503288A JP 24503288 A JP24503288 A JP 24503288A JP H0290642 A JPH0290642 A JP H0290642A
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- JP
- Japan
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- terminals
- test
- terminal
- input
- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000012360 testing method Methods 0.000 claims abstract description 43
- 238000012546 transfer Methods 0.000 claims abstract description 13
- 239000000872 buffer Substances 0.000 abstract description 30
- 238000000034 method Methods 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
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- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体集積回路は、外部回路と接続するための複
数の端子の接続状態をチエツク（コンタクトチエツク）
するために、ＬＳＩテスタのＤＣ測定ユニットを使い、
１端子ごとに電流を流して電圧を測定し、この測定電圧
の値で接続不良があるかどうかを判断していた。
数の端子の接続状態をチエツク（コンタクトチエツク）
するために、ＬＳＩテスタのＤＣ測定ユニットを使い、
１端子ごとに電流を流して電圧を測定し、この測定電圧
の値で接続不良があるかどうかを判断していた。
また、入力バッファの入力リーク及び出力バッファの出
力電流等のチエツクや測定も、１端子ごとにＤＣ測定ユ
ニットを使用し電圧を印加して測定していた。
力電流等のチエツクや測定も、１端子ごとにＤＣ測定ユ
ニットを使用し電圧を印加して測定していた。
上述した従来の半導体集積回路は、端子のコンタクトチ
エツクや入力バッファの入力リークのチエツク、出力バ
ッファの出力電流の測定等を１端子ごとにＤＣ測定ユニ
ットで測定する構成となっているので、１回の測定時間
が長く、特に多数端子を有する半導体集積回路において
はチエツク及び測定時間が膨大になるという欠点がある
。
エツクや入力バッファの入力リークのチエツク、出力バ
ッファの出力電流の測定等を１端子ごとにＤＣ測定ユニ
ットで測定する構成となっているので、１回の測定時間
が長く、特に多数端子を有する半導体集積回路において
はチエツク及び測定時間が膨大になるという欠点がある
。
本発明の目的は、接続状態や入カリ゛−り、出力電流の
チエツク及び測定時間を短縮することができる半導体集
積回路を提供することにある。
チエツク及び測定時間を短縮することができる半導体集
積回路を提供することにある。
本発明の半導体集積回路は、外部回路と接続するための
複数の第１の端子と、これら各端子と内部回路とをそれ
ぞれ接続する複数の配線と、出力端を前記各配線とそれ
ぞれ接続しテスト時に制御信号により導通して入力端か
らのテスト信号を前記各配線へ伝達する複数のトランス
ファゲートと、前記制御信号及びテスト信号を入力する
複数の第２の端子とを有している。
複数の第１の端子と、これら各端子と内部回路とをそれ
ぞれ接続する複数の配線と、出力端を前記各配線とそれ
ぞれ接続しテスト時に制御信号により導通して入力端か
らのテスト信号を前記各配線へ伝達する複数のトランス
ファゲートと、前記制御信号及びテスト信号を入力する
複数の第２の端子とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、外部回路と接続して通常の信号の伝達を
行うための複数の端子Ｔｌｌ〜Ｔ１４と、バッファ回路
２及び内部回路ブロック３を含む内部回路と各端子Ｔｌ
１％Ｔ、４とをそれぞれ接続する複数の配線ＩＡ〜ＩＤ
と、出力端をこれら各配線ＩＡ〜ＩＤとそれぞ接続し、
入力端を隣接する配線ＩＢ〜１ｏ及び入力バッフアラＡ
の出力端と接続し、テスト時に制御信号ＳＣ１＋ ＳＣ
２により導通して入力バッフアラＡからのテスト信号Ｓ
Ｔを入力端から出力端へと伝達し各配線ＩＡ〜ＩＤへテ
スト信号Ｓ↑を伝達する複数のトランスファゲート４Ａ
〜４Ｄと、テスト信号Ｓｔを入力して入力バッファ５＾
へ伝達するテスト用の端子］゛２１と、制御信号Ｓ Ｃ
１＋ Ｓ Ｃ２を入力して入力バッファ５ｅ、５ｃを介
してトランスファゲート４Ａ〜４ｏへ伝達するテスト用
の端子Ｔ２□、Ｔ２３とを有する構成となっている。
行うための複数の端子Ｔｌｌ〜Ｔ１４と、バッファ回路
２及び内部回路ブロック３を含む内部回路と各端子Ｔｌ
１％Ｔ、４とをそれぞれ接続する複数の配線ＩＡ〜ＩＤ
と、出力端をこれら各配線ＩＡ〜ＩＤとそれぞ接続し、
入力端を隣接する配線ＩＢ〜１ｏ及び入力バッフアラＡ
の出力端と接続し、テスト時に制御信号ＳＣ１＋ ＳＣ
２により導通して入力バッフアラＡからのテスト信号Ｓ
Ｔを入力端から出力端へと伝達し各配線ＩＡ〜ＩＤへテ
スト信号Ｓ↑を伝達する複数のトランスファゲート４Ａ
〜４Ｄと、テスト信号Ｓｔを入力して入力バッファ５＾
へ伝達するテスト用の端子］゛２１と、制御信号Ｓ Ｃ
１＋ Ｓ Ｃ２を入力して入力バッファ５ｅ、５ｃを介
してトランスファゲート４Ａ〜４ｏへ伝達するテスト用
の端子Ｔ２□、Ｔ２３とを有する構成となっている。
また、この実施例は、端子Ｔ目、７．２と接続する出力
バッファ２１及び人出力バッファ２２の端子Ｔ目、Ｔ、
２側のインピーダンスをテスト時に高インピーダンスと
するための回路（ゲート回路０１〜Ｇ５．インバータ１
１，１２等）と、これを制御する制御信号Ｓｃ３を入力
するテスト用の端子Ｔ２４．入力バッファ５Ｄとを備え
ている。
バッファ２１及び人出力バッファ２２の端子Ｔ目、Ｔ、
２側のインピーダンスをテスト時に高インピーダンスと
するための回路（ゲート回路０１〜Ｇ５．インバータ１
１，１２等）と、これを制御する制御信号Ｓｃ３を入力
するテスト用の端子Ｔ２４．入力バッファ５Ｄとを備え
ている。
テスト時には、制御信号Ｓｃｌ、Ｓｃ２によりトランス
ファゲート４Ａ〜４Ｄを導通させ、かつ制御信号Ｓｃ３
により端子Ｔ、１． Ｔ１２と接続、する出力バッファ
２１及び人出力バッファ２２の端子Ｔ１！。
ファゲート４Ａ〜４Ｄを導通させ、かつ制御信号Ｓｃ３
により端子Ｔ、１． Ｔ１２と接続、する出力バッファ
２１及び人出力バッファ２２の端子Ｔ１！。
Ｔ！２側を高インピーダンスとし、端子Ｔ２、から所定
の電圧のテスト信号Ｓ丁を入力して配線１＾〜ＩＤに印
加し、端子Ｔ目〜ＴＩ、の電圧を測定することによりこ
れら端子Ｔ１１〜Ｔ１４のコンタクトチエツクを同時に
行うことができる。このテストは、ＬＳＩテスタのファ
ンクションテスト機能を利用して行うことができる。
の電圧のテスト信号Ｓ丁を入力して配線１＾〜ＩＤに印
加し、端子Ｔ目〜ＴＩ、の電圧を測定することによりこ
れら端子Ｔ１１〜Ｔ１４のコンタクトチエツクを同時に
行うことができる。このテストは、ＬＳＩテスタのファ
ンクションテスト機能を利用して行うことができる。
従来の方法によると、１端子当りの測定時間はほぼ１ｍ
ｓとなるので、２５６端子の半導体集積回路のテスト時
間は２５６ｍ５となるのに対し、この実施例では、ＬＳ
Ｉテスタのファンクションテストの１周期を１０μｓと
すると、高レベル。
ｓとなるので、２５６端子の半導体集積回路のテスト時
間は２５６ｍ５となるのに対し、この実施例では、ＬＳ
Ｉテスタのファンクションテストの１周期を１０μｓと
すると、高レベル。
低レベルのテストを行うため、２０μｓとなり、従来と
比較し、実に１／１２８００で済む。
比較し、実に１／１２８００で済む。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、コンタクトチエツクのほかに、入力バッ
ファＩＢ、〜ＩＢ４の入力リークのチエツクと、出力バ
ッファ２１４．２１Ｂ及び入出力バッファ２２Ａ、２２
Ｒの出力電流の測定とを同時に行うことができるように
したものである。
ファＩＢ、〜ＩＢ４の入力リークのチエツクと、出力バ
ッファ２１４．２１Ｂ及び入出力バッファ２２Ａ、２２
Ｒの出力電流の測定とを同時に行うことができるように
したものである。
制御信号ｓｃ、、ＳＣ２によりトランスファゲート４Ａ
〜４Ｈを導通させ、端子Ｔ２２から所定の電圧のテスト
信号Ｓ丁２を入力してこの端子Ｔ２２に流れ込む電流を
測定し入力バッファＩＢ１〜■Ｂ４の入力リークのチエ
ツクを行い、端子Ｔ２１から所定の電圧のテスト信号Ｓ
Ｔ＋を入力してこの端子Ｔ２．に流れる電流を測定し出
力バッファ２１Ａ。
〜４Ｈを導通させ、端子Ｔ２２から所定の電圧のテスト
信号Ｓ丁２を入力してこの端子Ｔ２２に流れ込む電流を
測定し入力バッファＩＢ１〜■Ｂ４の入力リークのチエ
ツクを行い、端子Ｔ２１から所定の電圧のテスト信号Ｓ
Ｔ＋を入力してこの端子Ｔ２．に流れる電流を測定し出
力バッファ２１Ａ。
２１Ｂ、人出力バッファ２２Ａ 、２２ｎの出力電流の
測定を行う、なお、コンタクトチエツクは、端子Ｔ２５
からの制御信号により出力バッファ２１４．２１Ｂ、人
出力バッファ２２Ａ 、２２Ｂの出力インピーダンスを
高インピーダンスとし、端子Ｔ２８．Ｔ２２から所定の
電圧のテスト信号５Ｔ１ＳＴ２を入力して端子Ｔｌｔ
””−Ｔ ＩＢの電圧を測定することにより行うことが
できる。
測定を行う、なお、コンタクトチエツクは、端子Ｔ２５
からの制御信号により出力バッファ２１４．２１Ｂ、人
出力バッファ２２Ａ 、２２Ｂの出力インピーダンスを
高インピーダンスとし、端子Ｔ２８．Ｔ２２から所定の
電圧のテスト信号５Ｔ１ＳＴ２を入力して端子Ｔｌｔ
””−Ｔ ＩＢの電圧を測定することにより行うことが
できる。
第３図は本発明の第３の実施例を示す回路図である。
この実施例は、配線ＩＡ〜ｌｏ１本おきに低レベル（又
は高レベル）のテスト信号Ｓ↑１及び高レベル（又は低
レベル）のテスト信号Ｓ７２を印加し、端子Ｔ、１〜Ｔ
１７の電圧を測定して端子Ｔ１１〜ＴＩ７間の短絡の有
無をチエツクするものである。
は高レベル）のテスト信号Ｓ↑１及び高レベル（又は低
レベル）のテスト信号Ｓ７２を印加し、端子Ｔ、１〜Ｔ
１７の電圧を測定して端子Ｔ１１〜ＴＩ７間の短絡の有
無をチエツクするものである。
なお、これら実施例において、同一のテスト信号（ＳＴ
、 ＳＴ１．５Ｔ２）を伝達するトランスファゲート
（４Ａ〜４）１）を直列に接続する構成としたが、各ト
ランスファゲート（４Ａ〜４Ｈ）の入力端を対応する入
力インバータ（５Ａ 、 ５ａ ）の出力端に接続し、
テスト信号（Ｓｔ 、 Ｓｒｓ。
、 ＳＴ１．５Ｔ２）を伝達するトランスファゲート
（４Ａ〜４）１）を直列に接続する構成としたが、各ト
ランスファゲート（４Ａ〜４Ｈ）の入力端を対応する入
力インバータ（５Ａ 、 ５ａ ）の出力端に接続し、
テスト信号（Ｓｔ 、 Ｓｒｓ。
５Ｔ２）を並列に配線（ＩＡ〜１）１）に伝達すること
もできる。
もできる。
以上説明したように本発明は、通常の信号を伝達する複
数の第１の端子のほかに、複数のテスト用の端子と、出
力端を第１の端子及び内部回路間の配線と接続する複数
のトランスファゲートとを設け、テスト時に、これらテ
スト用の端子から各トランスファゲートを導通させてテ
スト信号を各配線へ伝達してコンタクトチエツク等のテ
ストを行う構成とすることにより、ＬＳＩテスタにより
各第１の端子に対して同時にテストを行うことができる
ので、大幅にテスト時間を短縮することができる効果が
ある。
数の第１の端子のほかに、複数のテスト用の端子と、出
力端を第１の端子及び内部回路間の配線と接続する複数
のトランスファゲートとを設け、テスト時に、これらテ
スト用の端子から各トランスファゲートを導通させてテ
スト信号を各配線へ伝達してコンタクトチエツク等のテ
ストを行う構成とすることにより、ＬＳＩテスタにより
各第１の端子に対して同時にテストを行うことができる
ので、大幅にテスト時間を短縮することができる効果が
ある。
第１図〜第３図はそれぞれ本発明の第１〜第３の実施例
を示す回路図である。 ＩＡ〜ＩＨ・・・配線、２．２Ａ 、２ｅ・・・バッフ
ァ回路、３，３Ａ 、３ａ・・・内部回路ブロック、４
Ａ〜４Ｈ・・・トランスファゲート、５Ａ〜５Ｅ・・・
入力バッファ、２１．２１Ａ 、２１Ｇ・・・出力バッ
ファ、２２．２２＾、２２Ｂ・・・人出力バツファ、０
１〜Ｇ、・・・ゲート回路、１．、Ｉ２・・・インバー
タ、ＩＢ、〜ＩＢ、・・・入力バッファ、Ｑ１〜Ｑ４・
・・トランジスタ、Ｔ１〜Ｔ、８． ’ｒ２．−’ｒ２
．・・・端子。 デ２ バ・ノフ７回罠 纂 １ 回 男 ２ ７
を示す回路図である。 ＩＡ〜ＩＨ・・・配線、２．２Ａ 、２ｅ・・・バッフ
ァ回路、３，３Ａ 、３ａ・・・内部回路ブロック、４
Ａ〜４Ｈ・・・トランスファゲート、５Ａ〜５Ｅ・・・
入力バッファ、２１．２１Ａ 、２１Ｇ・・・出力バッ
ファ、２２．２２＾、２２Ｂ・・・人出力バツファ、０
１〜Ｇ、・・・ゲート回路、１．、Ｉ２・・・インバー
タ、ＩＢ、〜ＩＢ、・・・入力バッファ、Ｑ１〜Ｑ４・
・・トランジスタ、Ｔ１〜Ｔ、８． ’ｒ２．−’ｒ２
．・・・端子。 デ２ バ・ノフ７回罠 纂 １ 回 男 ２ ７
Claims (1)
- 外部回路と接続するための複数の第１の端子と、これら
各端子と内部回路とをそれぞれ接続する複数の配線と、
出力端を前記各配線とそれぞれ接続しテスト時に制御信
号により導通して入力端からのテスト信号を前記各配線
へ伝達する複数のトランスファゲートと、前記制御信号
及びテスト信号を入力する複数の第２の端子とを有する
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245032A JPH07109844B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245032A JPH07109844B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290642A true JPH0290642A (ja) | 1990-03-30 |
| JPH07109844B2 JPH07109844B2 (ja) | 1995-11-22 |
Family
ID=17127567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245032A Expired - Lifetime JPH07109844B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109844B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07110358A (ja) * | 1993-10-08 | 1995-04-25 | Nec Corp | 半導体集積回路 |
| US5450016A (en) * | 1993-06-30 | 1995-09-12 | Nec Corporation | Method of quickly evaluating contact resistance of semiconductor device |
| JP2010151689A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Semiconductor Ltd | 半導体装置、電子機器、半導体装置の接続試験方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885212B2 (en) * | 2002-06-25 | 2005-04-26 | Fujitsu Limited | Semiconductor device and test method for the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181457A (ja) * | 1987-01-23 | 1988-07-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1988
- 1988-09-28 JP JP63245032A patent/JPH07109844B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181457A (ja) * | 1987-01-23 | 1988-07-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450016A (en) * | 1993-06-30 | 1995-09-12 | Nec Corporation | Method of quickly evaluating contact resistance of semiconductor device |
| JPH07110358A (ja) * | 1993-10-08 | 1995-04-25 | Nec Corp | 半導体集積回路 |
| JP2010151689A (ja) * | 2008-12-25 | 2010-07-08 | Fujitsu Semiconductor Ltd | 半導体装置、電子機器、半導体装置の接続試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07109844B2 (ja) | 1995-11-22 |
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