JPH0296429A - デジタル分周装置 - Google Patents
デジタル分周装置Info
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- JPH0296429A JPH0296429A JP24849588A JP24849588A JPH0296429A JP H0296429 A JPH0296429 A JP H0296429A JP 24849588 A JP24849588 A JP 24849588A JP 24849588 A JP24849588 A JP 24849588A JP H0296429 A JPH0296429 A JP H0296429A
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- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
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- Electrophonic Musical Instruments (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデジタル分周装置に関するものである。
（従来の技術）
デジタル分周装置は入力パルス列を適宜な分周比と対応
した数のパルス出力をなすもので従来の分局装置として
は、カウントタイプのものと２進レイト分周器のものが
最も一段的である。カウントタイプのものは入力パルス
数を整数分の１に分周するもので、分周比Ｋ （Ｋ：正
整数）を設定すると入力パルスに対してに−１，に−２
・・１，０と順次カウントシて行き、「０」をカウント
した瞬間にパルスを１個出力するものである。しかし前
記の分局器は分局比が整数分の１に限定されてしまう欠
点を有する。また２進レイト分周器は、通常フリップフ
ロップ構成を４段カスケード接続すると共に、分局比を
定めるための分局比選択信号を並列入力端子に予めカウ
ント値としてロードできる構成となっているものである
が、その分周比は１／ＩＧ〜１５／１［ｉに限定される
。
した数のパルス出力をなすもので従来の分局装置として
は、カウントタイプのものと２進レイト分周器のものが
最も一段的である。カウントタイプのものは入力パルス
数を整数分の１に分周するもので、分周比Ｋ （Ｋ：正
整数）を設定すると入力パルスに対してに−１，に−２
・・１，０と順次カウントシて行き、「０」をカウント
した瞬間にパルスを１個出力するものである。しかし前
記の分局器は分局比が整数分の１に限定されてしまう欠
点を有する。また２進レイト分周器は、通常フリップフ
ロップ構成を４段カスケード接続すると共に、分局比を
定めるための分局比選択信号を並列入力端子に予めカウ
ント値としてロードできる構成となっているものである
が、その分周比は１／ＩＧ〜１５／１［ｉに限定される
。
そこで任意の分局比を得ろ手段が種々提案されている。
例えば特公昭［１２−４３５６９号公報にはＲＯＭに予
め分周比データ及びリセットデータを書き込／しでおき
、入力パルスを２進カウンクでカウントしＲＯＭに入力
させ、分周比データに基づいて分周波出力が定まると共
に、分母数値をカウントする毎に２進カウンタをリセッ
トするような手段が開示されている。
め分周比データ及びリセットデータを書き込／しでおき
、入力パルスを２進カウンクでカウントしＲＯＭに入力
させ、分周比データに基づいて分周波出力が定まると共
に、分母数値をカウントする毎に２進カウンタをリセッ
トするような手段が開示されている。
また特公昭６１−１１４９１号公報には所望の分周比を
得られるまで分周回路を多段にしたものが示されており
、特公昭６２−１１８１４３号公報には（入力パルス数
）／（出力パルス数）の数値の整数分の出力をなすデバ
イダと小数点以下分の出力をなすデバイダとを備えたも
のが示されている。
得られるまで分周回路を多段にしたものが示されており
、特公昭６２−１１８１４３号公報には（入力パルス数
）／（出力パルス数）の数値の整数分の出力をなすデバ
イダと小数点以下分の出力をなすデバイダとを備えたも
のが示されている。
（発明が解決しようとする課題）
任意の分周比の分周波出力を得る手段について種々の手
段を前記したが ＲＯＭを用いたものは分数で表示さる
任意数値の分周比を得ることができるが、データを態々
ＲＯＭに書き込む必要があり、多段回路を用いる手段は
分周比の決定手段が煩雑であり、更に２個のデバイダを
用いる手段は通常の分周比の逆数の小数点以下が小さい
とき、例えば１０／３７のような場合は良いが、９／１
３．７／１５のような分周比の場合は１３／９＝ １．
４４．１５／７＝ ２．１４と近似的な分周出力となる
。そこで本発明は分数表示される分周比が容易に設定で
き、且つ装置全体を簡単な構成とした分局装置を提供せ
んとしたものである。
段を前記したが ＲＯＭを用いたものは分数で表示さる
任意数値の分周比を得ることができるが、データを態々
ＲＯＭに書き込む必要があり、多段回路を用いる手段は
分周比の決定手段が煩雑であり、更に２個のデバイダを
用いる手段は通常の分周比の逆数の小数点以下が小さい
とき、例えば１０／３７のような場合は良いが、９／１
３．７／１５のような分周比の場合は１３／９＝ １．
４４．１５／７＝ ２．１４と近似的な分周出力となる
。そこで本発明は分数表示される分周比が容易に設定で
き、且つ装置全体を簡単な構成とした分局装置を提供せ
んとしたものである。
（課題を解決するための手段）
本発明に係るデジタル分周装置は、任意の値に出力値を
設定できる任意係数出力器２個と、最大計数値Ｍの加算
器２個を備え、Ａ回のパルス入力に対しＢ回のパルスを
出力する分周比Ｂ／Δ（Ｂ≦Ａ）を得るへ（、前記任意
係数出力器の一方には前記分周比の分子数値Ｂを設定し
、他方の出力器には前記最大計数値Ｍから分母数値Ａを
引いた（Ｍ−Ａ）を設定し、前記入力パルスが入力する
毎に、−方の加算器Ｉには分子数値Ｂを順次加算し、他
方の加算器ＩＩには前記の加算結果に（ＭＡ）を順次加
算し、いずれかの加算器がオーバーフローしたとき前記
出力パルスを出力すると共に、加算器■の加算結果数値
を加算器ＩＩの数値に書き換えることを特徴とするもの
である。
設定できる任意係数出力器２個と、最大計数値Ｍの加算
器２個を備え、Ａ回のパルス入力に対しＢ回のパルスを
出力する分周比Ｂ／Δ（Ｂ≦Ａ）を得るへ（、前記任意
係数出力器の一方には前記分周比の分子数値Ｂを設定し
、他方の出力器には前記最大計数値Ｍから分母数値Ａを
引いた（Ｍ−Ａ）を設定し、前記入力パルスが入力する
毎に、−方の加算器Ｉには分子数値Ｂを順次加算し、他
方の加算器ＩＩには前記の加算結果に（ＭＡ）を順次加
算し、いずれかの加算器がオーバーフローしたとき前記
出力パルスを出力すると共に、加算器■の加算結果数値
を加算器ＩＩの数値に書き換えることを特徴とするもの
である。
（作 用）
加算器Ｉは入力パルス信号−を入力する毎に分周比Ｂ／
Ａの分子数値Ｂが加算されてい（もので、分子数値Ｂが
加算される被加算値は以前の入力パルス信号入力時にお
ける加算結果であるが、特別の場合即ち以前の入カパル
スイ＝号入力時に加算器■或いは加算器■がオーバーフ
ローしてキャリーピッ１−信号が生じた場合は、加算Ｗ
ＩＩから書き換えられた加算結果数値である。加算器Ｉ
Ｉには入力パルス信号を入力する毎に前記した加算器１
の加算結果に、分周比の分母数値を加算器の最大計数値
Ｍから引いた値（Ｍ−Ａ）を加算するものである。出力
パルス信号（よ前記した加算器■。
Ａの分子数値Ｂが加算されてい（もので、分子数値Ｂが
加算される被加算値は以前の入力パルス信号入力時にお
ける加算結果であるが、特別の場合即ち以前の入カパル
スイ＝号入力時に加算器■或いは加算器■がオーバーフ
ローしてキャリーピッ１−信号が生じた場合は、加算Ｗ
ＩＩから書き換えられた加算結果数値である。加算器Ｉ
Ｉには入力パルス信号を入力する毎に前記した加算器１
の加算結果に、分周比の分母数値を加算器の最大計数値
Ｍから引いた値（Ｍ−Ａ）を加算するものである。出力
パルス信号（よ前記した加算器■。
ＩＩのいずれかがオーバーフローし、キャリーピント信
号を発生したときになされるものである。
号を発生したときになされるものである。
（実施例）
次に本発明の実施例について説明する。
本発明装置は２個の任意係数出力器と２個の加算器とを
備えてなるもので、任意係数出力器は２個のプリセット
カウンタ１，２で構成され、入力パルス信号と同期して
設定した数値（デジタル信号）を各々加算器１．ＩＩに
入力させるものである。加算器はプリセット機能及びク
リア機能を有する所謂書き換え可能なもので、且つ最上
指部がオーバーフローした際キャリーピット信号を発生
する機能も備えてなる。加算器■は常にプリセットカウ
ンタ１の入力を受け、順次入力数値の加算を行うと共に
、所定の際（後述する）に加算器ＩＩの数値に書き換え
られるものである。また加Ｗ器■は常に加算器■の加算
結果とプリセットカウンタ２の数値の加算を行うもので
、毎回の加算結果をクリアする。而かして加算器Ｉ、Ｉ
Ｉのいずれかにオーバーフローが生じたときキャリービ
ット信号を発生させ、これを分周波の出力（ｇ号とする
もので、適宜キャリーピット信号をオア回路３を介して
取や出す。またこれと同時に加算器ＩＩの加算結果で加
算器■の被加算数値を書き換えるもので、プリセットカ
ウンタ１，２の各出力数値を、それぞれ分周比Ｂ／Ａの
Ｂ及び（Ｍ−Ａ）−Ａ （Ｍは加算器の最大計数値）に
定めると入力パルスＡ回にＢ回の９分周波出力がなされ
るものである。
備えてなるもので、任意係数出力器は２個のプリセット
カウンタ１，２で構成され、入力パルス信号と同期して
設定した数値（デジタル信号）を各々加算器１．ＩＩに
入力させるものである。加算器はプリセット機能及びク
リア機能を有する所謂書き換え可能なもので、且つ最上
指部がオーバーフローした際キャリーピット信号を発生
する機能も備えてなる。加算器■は常にプリセットカウ
ンタ１の入力を受け、順次入力数値の加算を行うと共に
、所定の際（後述する）に加算器ＩＩの数値に書き換え
られるものである。また加Ｗ器■は常に加算器■の加算
結果とプリセットカウンタ２の数値の加算を行うもので
、毎回の加算結果をクリアする。而かして加算器Ｉ、Ｉ
Ｉのいずれかにオーバーフローが生じたときキャリービ
ット信号を発生させ、これを分周波の出力（ｇ号とする
もので、適宜キャリーピット信号をオア回路３を介して
取や出す。またこれと同時に加算器ＩＩの加算結果で加
算器■の被加算数値を書き換えるもので、プリセットカ
ウンタ１，２の各出力数値を、それぞれ分周比Ｂ／Ａの
Ｂ及び（Ｍ−Ａ）−Ａ （Ｍは加算器の最大計数値）に
定めると入力パルスＡ回にＢ回の９分周波出力がなされ
るものである。
尚任意係数出力器や加算器には所望の機能を有するもの
であればどのような係数制御機器を用いても良いし、分
周波出力も各加算器のキャリーピット信号を基準とする
ものであれば、どのような出力形態でも良い 次に前述した装置の具体的動作について第２図に示した
例に基づいて説明すると、金量大計数値「１６」の加算
器を用いて分周比７／１１としたい場合、プリセットカ
ウンタ１の出力ｍ＆ｒＦ３は「７」で、プリセットカウ
ンタ２の出力数値Ａ′はｒ ５ Ｊ−（１６−１１）と
なり、パルス信号が順次入力すると、１個目の入力パル
スで、加算器■は （０＋７）＝ ｒ７Ｊ加算器■は（
７＋５）−「１２」の加算処理がなされ、２個目の入力
パルスで加算器■は（７＋７ ）二「Ｉ４」 加算器
■は（１４＋５）ｒｃ＋３Ｊ （Ｃはキャリーで°１
６に相当）となり加算ＭＡＴよりキャリーピ・ソト信号
が出力され、分周波の出力となる。３個目の入力パルス
で加算器Ｉは加算器Ｈの加算結果に書き換えられ（３＋
７）−ｒｌＯＪの加算がなされ、加算器■では（１０＋
５ ） −ｒ１５Ｊの加算が行われ、次の４個目の入力
パルスにおいて加算器■で（ＩＯ＋７） −ｒＣ＋ＩＪ
の加算が行われ、加算器■では（１＋５）二「６」の加
算が行われろと共（ζ、加算ＭＩからキャリーピットイ
３号が出力され、分周波の出力となる。次のε個目の入
力パルスで加算ｉ １１．１書き換えがなされ（６＋７
）＝ｒ１３Ｊ 加算器■は（１３＋５）＝ ｒｃ＋２
Ｊとなり、キャリービット信号の出力がなされる。順次
第２図に示した通りの加算が行われ、１１個の入力パル
スを一つのローテーションとして、７回の分周波出力と
なるものである。
であればどのような係数制御機器を用いても良いし、分
周波出力も各加算器のキャリーピット信号を基準とする
ものであれば、どのような出力形態でも良い 次に前述した装置の具体的動作について第２図に示した
例に基づいて説明すると、金量大計数値「１６」の加算
器を用いて分周比７／１１としたい場合、プリセットカ
ウンタ１の出力ｍ＆ｒＦ３は「７」で、プリセットカウ
ンタ２の出力数値Ａ′はｒ ５ Ｊ−（１６−１１）と
なり、パルス信号が順次入力すると、１個目の入力パル
スで、加算器■は （０＋７）＝ ｒ７Ｊ加算器■は（
７＋５）−「１２」の加算処理がなされ、２個目の入力
パルスで加算器■は（７＋７ ）二「Ｉ４」 加算器
■は（１４＋５）ｒｃ＋３Ｊ （Ｃはキャリーで°１
６に相当）となり加算ＭＡＴよりキャリーピ・ソト信号
が出力され、分周波の出力となる。３個目の入力パルス
で加算器Ｉは加算器Ｈの加算結果に書き換えられ（３＋
７）−ｒｌＯＪの加算がなされ、加算器■では（１０＋
５ ） −ｒ１５Ｊの加算が行われ、次の４個目の入力
パルスにおいて加算器■で（ＩＯ＋７） −ｒＣ＋ＩＪ
の加算が行われ、加算器■では（１＋５）二「６」の加
算が行われろと共（ζ、加算ＭＩからキャリーピットイ
３号が出力され、分周波の出力となる。次のε個目の入
力パルスで加算ｉ １１．１書き換えがなされ（６＋７
）＝ｒ１３Ｊ 加算器■は（１３＋５）＝ ｒｃ＋２
Ｊとなり、キャリービット信号の出力がなされる。順次
第２図に示した通りの加算が行われ、１１個の入力パル
スを一つのローテーションとして、７回の分周波出力と
なるものである。
他の例についても次表に示した通りである。
また所望の分周比の分母数値が大きい場合は加算器の最
大計数値Ｍを大きくすれば良いもので、キャリー数値（
最大計数値Ｍ）を「３２」とした例について次表に示す
。
大計数値Ｍを大きくすれば良いもので、キャリー数値（
最大計数値Ｍ）を「３２」とした例について次表に示す
。
以上２３回の入力パルスに対し、１２回の分周波出力が
なされる。
なされる。
（発明の効果）
本発明は以上の通り２個の任意係数出力部と２個の加算
器とでその主要部が構成される分周器で、非常に簡単な
構成で、容易に分数表示される任意の分周比の分周波を
得ることができるものである。
器とでその主要部が構成される分周器で、非常に簡単な
構成で、容易に分数表示される任意の分周比の分周波を
得ることができるものである。
第１図は本発明装置の簡便なブロック図、第２図は分周
動作例を示した表である。 １．２はブリセラ Ｉ・カウンタ 第 ■ 図 ３はオア回路 Ｉ、■は加算器 第２図
動作例を示した表である。 １．２はブリセラ Ｉ・カウンタ 第 ■ 図 ３はオア回路 Ｉ、■は加算器 第２図
Claims (1)
- （１）任意の値に出力値を設定できる任意係数出力器２
個と、最大計数値Ｍの加算器２個を備え、Ａ回のパルス
入力に対しＢ回のパルスを出力する分周比Ｂ／Ａ（Ｂ≦
Ａ）を得るべく、前記任意係数出力器の一方には前記分
周比の分子数値Ｂを設定し、 他方の出力器には前記最大計数値Ｍから分母数値Ａを引
いた（Ｍ−Ａ）を設定し、前記入力パルスが入力する毎
に、一方の加算器 I には分子数値Ｂを順次加算し、 他方の加算器IIには前記の加算結果に（Ｍ−Ａ）を順次
加算し、いずれかの加算器がオーバーフローしたとき前
記出力パルスを出力すると共に、加算器 I の加算結果
数値を加算器IIの数値に書き換えることを特徴とするデ
ジタル分周装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24849588A JPH0296429A (ja) | 1988-09-30 | 1988-09-30 | デジタル分周装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24849588A JPH0296429A (ja) | 1988-09-30 | 1988-09-30 | デジタル分周装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0296429A true JPH0296429A (ja) | 1990-04-09 |
Family
ID=17179019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24849588A Pending JPH0296429A (ja) | 1988-09-30 | 1988-09-30 | デジタル分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0296429A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509499A (ja) * | 2000-09-14 | 2004-03-25 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
| JP2005198296A (ja) * | 2003-12-29 | 2005-07-21 | Teradyne Inc | 多段数値カウンタ発振器 |
| US8194186B2 (en) | 2008-04-23 | 2012-06-05 | Silicon Library, Inc. | Receiver capable of generating audio reference clock |
| JP5407087B1 (ja) * | 2013-07-12 | 2014-02-05 | 邦彦 公山 | 分数分周回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607416A (ja) * | 1983-06-27 | 1985-01-16 | Fuji Photo Film Co Ltd | 画像走査読取装置 |
| JPS62225027A (ja) * | 1986-03-27 | 1987-10-03 | Toshiba Corp | 可変分周器 |
| JPS6347013A (ja) * | 1986-08-11 | 1988-02-27 | Daito Seiki Kk | 切断機用定寸バイス装置 |
-
1988
- 1988-09-30 JP JP24849588A patent/JPH0296429A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607416A (ja) * | 1983-06-27 | 1985-01-16 | Fuji Photo Film Co Ltd | 画像走査読取装置 |
| JPS62225027A (ja) * | 1986-03-27 | 1987-10-03 | Toshiba Corp | 可変分周器 |
| JPS6347013A (ja) * | 1986-08-11 | 1988-02-27 | Daito Seiki Kk | 切断機用定寸バイス装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509499A (ja) * | 2000-09-14 | 2004-03-25 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
| JP4927301B2 (ja) * | 2000-09-14 | 2012-05-09 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
| JP2005198296A (ja) * | 2003-12-29 | 2005-07-21 | Teradyne Inc | 多段数値カウンタ発振器 |
| US8194186B2 (en) | 2008-04-23 | 2012-06-05 | Silicon Library, Inc. | Receiver capable of generating audio reference clock |
| JP5407087B1 (ja) * | 2013-07-12 | 2014-02-05 | 邦彦 公山 | 分数分周回路 |
| US9143135B2 (en) | 2013-07-12 | 2015-09-22 | Kunihiko Kouyama | Fractional frequency divider circuit |
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