JPH03100725A - キャリーチェインの増分器／減分器回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般にディジタル電子計数技術に関し。

特に増分器／減分器の回路に関する。

（従来の技術） 成る時にひとつのバイナリ数を上方に計数（増分）する
とともに、成る時にひとつのバイナリ数を下方に計数（
減分）するためにカウンタが備えられているような実例
が、ディジタル電子計算機設計において多く存在する。

斯かる増分器／減分器を広範囲に使用するものには、成
る時にひとつの割合で複数の順次メモリアドレスをステ
ップさせることにより電算機メモリをアクセスするため
のものがある。

特定の応用や電算機システムの大きさに応じて。

例えば８ビツト、　１６ビツト、３２ビツト、６４ビツ
トあるいはそれ以上のビット数の電算機システムのアド
レスバスの幅に等しいビット数が通常メモリアドレスに
は含まれている。

例えば、マイクロコンピュータのダイレクトメモリアク
セス（ＤＭＡ）用集積回路チップにおいて、これが実施
されている。ＤＭＡ内の増分器／減分器の回路は電算機
システムのマイクロプロセサによる出発アドレス、なら
びにメモリがこの出発アドレスの上（増分）のアドレス
空間内でアクセスされるべきであるかあるいは下（減分
）のアドレス空間内でアクセスされるべきであるかの命
令と共に備えられている。

そこで、ＤＭＡの増分器／減分器は出発アドレスを電算
機システムのアドレスバス上に出力し。

そのアドレスを成る時にひとつの２進数の割合で２進カ
カウントすることにより増分、あるいは減分する。

斯くして、データをこれらのメモリ位置から読むか、あ
るいはこれらのメモリ位置に書くため。

指定されたアドレス空間内のすべてのアドレスが順次、
アクセスされる。

斯かる増分器／減分器の回路は本質的に、新しいアドレ
スを得るために現在のアドレスに対して２進値の“１”
を加えたり、あるいは減じたりするカウンタである。

排他的ＯＲ（ＸＯＲ）ゲートがアドレス語の各ビットに
対して代表的に与えられており、入力としてその関連ア
ドレスビットの現在値と、現在のビットに近接した低位
ビットの加算からのキャリーインとを受領する。

キャリインビットの値は、アドレスの各ビットに対応す
る回路ステージを有するキャリーチェインによって代表
的には与えられている。

複数のキャリーチェインステージは直列に接続され１代
表的には前のステージからのキャリーイン信号、ならび
に当該ステージが関連しているアドレスビットの現在値
を入力するような単一ＡＮＤゲートから成り立つ。斯く
して、アドレスの最高位ビットに関連したステージを通
り、最低位アドレスビットに関連した最初のステージか
らのチェインをキャリービットは上に進む。

勿論１時には各キャリービットがチェインを進んで行く
ことの要求されることがあり、斯かる増分器／減分器の
速度に制限を与えている。

しかしながら、他の増分器／減分器の論理構成では通常
、きわめて多数の論理ゲートを必要とし。

集積回路チップ上で大きな面積を占めるので、キャリー
チェインが好ましい。

斯かる論理ゲートを構成するための重要、かつ−船釣な
技術は、相補対称形金属−酸化物一半導体（ＣＭＯＳ）
集積回路（ＩＣ）の使用である。

ＣＭＯＳ技術は単一ゲートの形でＡＮＤ論理機能をはだ
すことはできないので、ＮＡＮＤゲートとインバータと
を直列に組合せて共通に作成される。

かくして、各ステージが２つの斯かるゲートを有する増
分器／減分器の一部として、キャリーチェインを備える
ことができる。勿論、各ゲートには実際に遅延があるの
で、チェインに沿ってキャリービットを完全に進めるの
に必要な最小時間はゲートの数の増加とともに増加する
。これは回路の動作速度を制限する可能性があり、特に
アドレスが１６ビツト、３２ビツトあるいはそれ以上の
ビット数のときには、それぞれ３２あるいは６４のゲー
トがキャリーチェインに必要なため９回路を利用すると
きに電算機システムの全体の動作速度を制限する可能性
がある。

（発明が解決しようとする課題） それゆえ１本発明の第１の目的は、構成に必要とされる
集積回路面積量が最小であって、かつ設計および製造が
容易な高速動作形キャリー機能を有する増分器／減分器
の技術を提供することにある。

本発明の第２の目的は、ＣＭＯＳ技術によって構成した
回路の斯かる技術を提供することにある。

（課題を解決するための手段） これらの目的２、およびさらにその他の目的は。

本発明の種々の様相によって達成され、その基本的様相
によれば、アドレスビットのブロック内で各ビットの現
在値は通常のキャリーチェインの動作とは反対方向へ最
高位ビットから最低位ビットへと走査される。アドレス
ビットの当該ブロック上で完全に達成されるべきキャリ
ー機能を待つことなく、加算プロセスの一部として成る
動作を実行することができるように、キャリー動作にお
いてはビット値の“ルックアペット”技術がしばしば使
われている。

本発明の基本的様相を実施するために、キャリーチェイ
ンは少なくとも２つのセグメントに分割されている。ひ
とつのセグメントは最低位アドレスビットのブロックに
対応するものであり、他の少なくともひとつのセグメン
トは他の位のアドレスビットのブロックに対応するもの
である。最低位よりも上位のブロックに対するキャリー
信号が最低位ブロックから与えられるよりも、最低位よ
りも上位のチェインセグメントに対して入力キャリーイ
ン信号を与えるためには個別に分割されたルックアヘッ
ドチェインが活用されている。ルックアヘッドチェイン
はキャリーチェインと同様の構成のものであるが、最低
位アドレスビットブロックの最上位ビットからキャリー
値を増分させるものである。

結果は、上位をみる能力である。最低位よりも上位のチ
ェインセグメントが変化していて、キャリー動作に一種
の並列性をもたせ、それによって動作速度を増加させる
ようなアドレスカウントであるときには、この結果が期
待される。

実施例の構成において、キャリーチェインとルックアヘ
ッドチェインのそれぞれは、基本的に単位ステージあた
りひとつのゲートのみで構成されている。これはＮＡＮ
ＤゲートとＮＯＲゲートとを直列接続したＣＭＯＳなど
で置き換えることができる。単位チェインステージあた
りひとつのゲートのみを使用すれば２回路の動作速度を
あげるのに役立たせることもできる。２つの異なった種
類のゲートを使ったゲートを使用した斯かるチェインを
実際に構成するに際して困難な点は、２つの非連続アド
レスビットに関連した加算、キャリーチェイン、ならび
にルックアヘッドチェインの機能を実現する論理セルを
含む繰返し使用可能な集積回路セルを備えることにより
解決される。アドレスは回路で使用されるが、このアド
レス内のビット数によって要求されるチェインステージ
と加算器との数だけ、当該セルが繰返して集積回路内で
使用される。

本発明の種々の様相のその他の目的、特徴、ならびに利
点は、添付図面に関連して以下に記載された実施例の記
述から明らかになるであろう。

（実施例） 最初に第１図を参照すると１本発明の種々の様相を使用
した増分器／減分器の実施としての応用を図示するため
に、コンピュータシステムを一般的に記載しである。マ
イクロプロセサＣＰＵ１３゜システムランダムアクセス
半導体メモリ１５．ディスクメモリ１７．ならびに種々
の入出力装置１９０間で、システムとアドレスデータバ
ス１１とは通信をしている。加えて９本実施例において
ダイレクトメモリアクセス（ＤＭＡ）回路２１もシステ
ムバス１１に接続されている。本実施例においては、Ｄ
ＭＡ２１の目的はシステムメモリ１５のシステムメモリ
１５のアドレスに順次データの読出しあるいは書込みが
できるように、システムメモリ１５のアドレスを順次ア
クセスすることである。アドレス指定機能を達成させる
ＤＭＡ２１の一部分のみが第１図に示されている。

通常のバッファ回路２５を通してシステムバス１１に接
続されたアドレスレジスタ２３が。

ＤＭＡ２１には備えられている。回路２７はアドレスレ
ジスタ２３の内部に貯えられたアドレスビットの現在値
を受領し、アドレスビットの新しい値を計算し、新しい
値をレジスタ２３に戻して書込むものである。

本実施例に対して、バス１１上で輸送されるシステムア
ドレスの幅、ならびにアドレスレジスタ２３の大きさは
１６ビツトである。

記載すべき構成回路が１６ビツト幅アドレスに対応する
ものであるとはいえ２本発明の技術は特定のアドレス幅
に限定されるものではなく、８ビツト、３２ビツト、６
４ビツトあるいはその他のビット数の幅のアドレスでも
使用できるものである。

３２ビツトのシステムアドレスバス幅は、現存する新し
いマイクロコンピュータシステム設計法において極めて
一般に使用されるものである。

第２図は、１６進数Ｆ５から始まり、１０４へと進んで
いる連続アドレス値をいくつか示したものである。シス
テムメモリ１５内のこれらアドレスにおけるデータがア
クセスされたときには、ＤＭＡ２１は成る時にひとつの
割合でこれらのカウントをステップしていき、順次、シ
ステムバス１１上のアドレスを表す。

これらのアドレスを増分することが望まれるならば、ま
ず数Ｆ５を表す１６ビツトの数が含まれるように、マイ
クロプロセサ１３によりアドレスレジスタ２３をプログ
ラムする。

カウント動作を１０４で停止させることは、ＤＭＡ２１
でも言明されよう。処理の停止時間にカウント１０４の
パターンが到来するまで、第２図に示すそれぞれの１６
ビツトパターンは、順次、ある時にひとつの割合で、シ
ステムバス１１に加えられる。

代わりに、最大数から最小数までメモリ１５内で、これ
らのアドレスを走査することが望まれるならば、マイク
ロプロセサ１３によって開始カウント１０４が最初にア
ドレスレジスタ２３内へ書き込まれ、１０４から下方へ
終了点Ｆ５までＤＭＡ２１はカウントを減分させる。も
ちろん、通常、本技術の実際の応用には、さらに大きな
アドレスカウントをステップすることも含まれるが、シ
ステム動作を説明するため、限られた数のシーケンシア
ルアドレスが第２図には示されている。

本発明の特定実施例に加えて、その−船釣技術を説明す
るため、ひとつのアドレスからいまひとつのアドレスへ
とアドレスを増分させるときには、その都度、２進数の
“１″がカウントで加算されるようにして、順次アドレ
スの増加することが、第１図の回路の一部分として第３
図に示しである。

最低位ビットが“０”、最高位ビットが１５であるよう
な１６ビツト幅のアドレスの実例が採用されている。こ
こで使用されている記号″ＢＯ”″“８１″・・・は、
それぞれアドレスビットＯ，アドレスビット１．・・・
の現在値を示し、記号“ＢＯ＃“Ｂ１＃”はそれぞれア
ドレスビット０．アドレスビットド・・の現在値の逆数
を示している。

最後に、記号“ＢＮＯ”、”ＢＮＩ’″・・・は、それ
ぞれ第３図の回路によって計算されている。これらのビ
ットの新しい次の値を表している。

２進数の“１”を現在のアドレス値へ加算するために、
加算回路２９には１６個のＸＯＲゲート３１〜４６が備
えられている。ここで、それぞれのＸＯＲゲートは各ビ
ットに対応するものである。

ゲート３１〜４６のそれぞれからの出力は、アドレスビ
ットのひとつの新しい値である。ＸＯＲゲート３１〜４
６のそれぞれには、２つの入力がある。最初のものは当
該ゲートのアドレスビットの現在値、あるいはその逆数
である。例えば、ｘＯＲゲート３３にはビット２に対応
する現在のアドレス値、すなわち“Ｂ２”が含まれ、ゲ
ート３４にはビット３に対応する現在値の逆数、すなわ
ち“Ｂ３＃”が含まれ、以下、同様である。ゲート３１
〜４６のそれぞれの他の入力は、近接した低位ビットの
加算動作からのキャリービットがあれば、これを受領す
る。

本発明によればキャリーチェインは少なくとも２つのセ
グメン）４７．４９に分割されているが、このキャリー
チェインによって一般にキャリービットが発生する。セ
グメント４９は直列に接続されたゲート５１〜５８を備
え、キャリーチェインの各ステージに対応してひとつの
ゲートが備えられ、チェインの中央にインバータ５９が
配置されている。チェイン内の各ゲートの出力は次のゲ
ートの入力になり、最低位ビットＯから開始され、中間
位のビット７へと進んでいく。これらのゲート５１〜５
８のそれぞれの第２の入力は、第３図に示すように、関
連したアドレスビット、あるいはその反転の現在値であ
る。ゲート５１〜５８は交互に置かれたＮＯＲゲートと
ＮＡＮＤゲートで構成され、ＣＭＯＳ技術で実際に構成
することができるが、単位キャリーチェインステージあ
たりひとつのゲートのみが基本的には必要とされる。

第３図に示すように、特定の論理回路を使用するために
、ＮＯＲゲート５１．５３，５６．５８のそれぞれは関
連する現在ビット値の逆数を受領し、一方ではＮＡＮＤ
ゲー）５２，５４．５５．５７は関連するアドレスビッ
トの現在値を受領する。

第２のキャリーステージ４９は同一の構造を有し、アド
レスビット８−１５の最高位ブロックで使われている。

このステージ４９は直列接続されたゲート６１〜６８と
、ゲート６４．６５間に接続されたインバータ６９とを
備えたものである。

通常のキャリーチェインの構成では、ゲート６１の入力
にゲート５８の出力を接続することにより２つのセグメ
ン）４７．４９を相互接続させている。ここで、インバ
ータが両セグメント４７゜４９のちょうど中間に置かれ
ている。しかしながら、キャリー値がキャリーチェイン
の第２のセグメント４９に加えられる前にゲート５１〜
５８のそれぞれに沿ってキャリー値がリップルするのを
待たせる必要性を避けるため、本発明では最低位のアド
レスビット０−７を監視し、ゲート５１〜５８の全てを
キャリービットが進むのに必要とされるよりもはるかに
短い時間で、ゲート６１に対してキャリービットが加え
られるときを予言する。

直列接続されたゲート７１〜７８から成立ち、ゲー）７
４．７５の間のシリアルチェインの中央にインバータ７
９を備えたルックアヘッドチェイン７０により、上記動
作が行なわれる。ゲート７１．７３，７６．７８はＮＡ
ＮＤゲートであり、それぞれ関連する最低位ピッ）？、
　　５．　２．　０の現在状態を入力するものである。

一方、ゲート７２、　７４．　７５．　７７はＮＯＲゲ
ートであり、それぞれの現在アドレスビット値の逆数を
入力するものである。キャリービットは、最低位ビット
０−７のブロックの最高位ビット７に関連したゲート７
１から最低位ビット０へと、下方へルックアヘッドチェ
イン７０内を走行する。得られたチェイン７０のキャリ
ービット出力は一対のインバータ８１．８３を介して第
２のキャリーチェインステージ４９の入力へ加えられて
いる。インバータはバッファとして使用され、最低位か
ら最高位までの長さで使用されている導体の損失を補償
する増幅の用に供されている。

アドレスカウントのＦ５から１０４への範囲をし増分す
るときに、第３図の回路の動作は第２図に関して説明さ
れている。これは増分機能であるため、発生しているか
９発生すべきビットパターンは前方へ進むことが知られ
ている。

ルックアヘッドチェイン７０を動作させるのは、この知
識である。キャリーチェインセグメント４７がそのキャ
リービットを当該アドレスブロックの最低位ビット０か
ら最高位ビット７へ伝達して行なっている間、ルックア
ヘッドチェイン７０はそのキャリービットを反対方向へ
伝達している。

かくして、カウントＦ５に対してルックアヘッドチェイ
ン７０の最初の４ステージ７１〜７４のそれぞれは“１
”の状態に保たれていることが、第２図かられかる。カ
ラン）ＦＢに進むのに伴って、第５ステージ、ゲート７
５も“ｌ”の状態になる。

カウントＦＣにおいて、ゲート７６により監視されてい
る他のビットが１”の状態になり、カウントＦＥにおい
て、ゲート７７により監視されている第７ビツトが“１
”の状態になる。

かくして、これらのカウントのそれぞれの点において、
ひとつのカウントから他へと進むに際して状態が変化し
ない多数の直列接続ゲートが存在する。

かくして、ゲートはその出力状態を変化させていないた
め、これらのゲートにはゲート遅延が存在しない。それ
ゆえ、例えば、カラン）ＦＥのとき、ゲートステージ７
１〜７７のそれぞれは次のカウントＦＦ増分するときに
同じ値に保たれている。

このカウントに対しては、最後のゲート７８のみの状態
が変化している。かくして、これら２つのカウント間で
状態が進行しているチェイン７０においては、ひとつの
ゲート遅延のみが存在する。

しかしながら、増分キャリーチェインセグメント４７に
おいては、カウントＦＥとカウントＦＦとの間のアドレ
スの′″０”のビットの値は最初に変化するので、８個
のゲートはそれぞれ状態を変化させなければならない。

そこで、キャリービットをチェイン４７に沿って伝達さ
せるのに伴って増分キャリーチェインセグメント４７は
８個のゲートの遅延を含むことになる。

したがって、ビットパターンで前方をみることにより、
カウントがＦＦから１００へと前進するのに伴って、ル
ックアヘッドチェイン７０は単位ゲート遅延を有し、第
２のキャリーチェインセグメント４９に対して入力を与
えることができる。第２図に示すようにカウントがＦＦ
から１００へと増分したとき、アドレスのビット８の値
は最初に“０”から“１”へと変化する。カウント１０
０から後は、キャリーチェインの第２のセグメント４９
が動作を開始する前に第１のセグメント４７における多
数のステージの遅延を通してキャリービットがリップル
するのを、キャリーチェインの第２のセグメント４９は
待つ必要がない。キャリーが“１”のときに即刻、ルッ
クアヘッドチェイン７０はその入力をセットする。第１
のキャリー信号が最低位ビットのキャリーチェイン４７
に進むと同時に、上記キャリー信号は第２のセグメント
４９を下方へ前進していく。結果的には、ひとつのカウ
ント値から他へと増分するのに要する時間は、きわめて
短い。

第２図のカウント１０４からカウントＦ５へと前進する
ようなカウントの減分が生ずるときには、第３図に関連
して記載されているのと同様な原理が採用される。増分
状態を説明するのに記載した方法と同様にして、減分状
態で第３゛図の回路を動作させると、増分チェインセグ
メント４７．４９およびルックアヘッドチェイン７０の
ゲートのそれぞれに加えられるアドレスビットの現在値
が反転している期間に、加算器２９は同様な状態に保た
れている。例えば、ゲート５３の入力はＢ２＃からＢ２
へ変化し、隣接ゲート５４の入力はＢ３からＢ３＃へ変
化する期間が上記に該当する。

１６ビツトのアドレスを増分、および減分するために、
第３図の回路を使用したシステムを第４図に示す。集積
回路上の空間を有効に使用するため、ならびに第３図の
チェインおよび加算器を容易に設計するために、同一の
回路構造で繰り返し使用可能なセルが相互に接続されて
いる。セル８９−９２が相互接続され、かつ、ピッ）８
−１５の最高位ブロックと共に使用されているが、セル
８５−８８はアドレスビット０−７の最低位ブロックに
対応して第４図のシステム内に備えられている。セルは
それぞれ同一の構成で、必要なチェインと加算器とを形
成するため、−緒に接続されるように適合したものであ
る。第５図は、セル８５の回路図である。チェインセグ
メント４７，４９．７０のそれぞれの隣接ゲートは相異
なっているとは云え、２つの非連続ビットに対応して各
セルにチェインゲートを備えさせることにより繰り返す
ことができるようにセル構造には工夫がしである。すな
わち、例えば、第４図ふよび第５図の両方に示すように
、セル８５にはアドレスビット０とアドレスビット４と
に関連したチェイン論理要素、ならびに加算器論理要素
が備えられている。

同様に、セル８５の一方の側面上に接続された同様なセ
ル８６はアドレスビット１とアドレスビット５とに関連
し、セル８７はビット２とビット６とに関連し、セル８
８はビット３とビット７とに関連している。

同様にして、高位ビットに対応してセル８９はビット８
とビット１２との現在値を受領するように接続され、こ
れらのビットに対応した新しい値を計算し、セル９０は
ビット９とビット１３とに対応し、セル９１はビット９
とビット１０とに対応し、セル９２はビット１１とビッ
ト１５とに対応している。線路９５のこれらの回路への
制御信号は、回路がアドレスを増分して動作しているか
、あるいは減分して動作しているかを指定するものであ
る。

バッファとして、ならびに−時記憶をするために、各ア
ドレスビットに対応してフリップフロップ回路が備えら
れ、アドレスレジスタ２３の当該ビットと当該ビットで
使用しているセルとの間にフリップフロップ回路が挿入
されている。

例えば、アドレスレジスタ２３のビット０と、現在値を
アドレスレジスタ２３の当該位置から読み出すためと、
新しい値をアドレスレジスタ２３の当該位置へ書き込む
ためとの両目的のためにビット０に接続されているセル
８５０線路との間にフリップフロップ回路１０３が接続
されている。同様に、フリップフロップ１０５はセル８
５とアドレスレジスタ２３０ビツト４の記憶位置との間
で、ビット４の現在値と新しい値とを授受している。

第５図を参照すると、当該回路のゲートが接続されてい
るビット０とビット４とに対応して、第３図のルックア
ヘッド検出チェイン７０からのゲ−）７４．７８がそれ
ぞれ備えられている点は注目されよう。したがって、回
路が減分モードで使用されているときには、ゲート１０
７．１０９はそれぞれ同様のルックアヘッド機能を備え
ている。

第５図の左側および右側への端末線路は、最隣接位置に
おいて繰返して使用される同一セルの反対側で該当する
線路を接続するのに適合したものである。この結果、増
分あるいは減分の場合に対応して完全なルックアヘッド
チェインが形成される。

第５図で図示するために選択された特定セルでは。

その右側のリードが追加セル以外の回路要素にも接続さ
れている。よって、減分の場合には該当するルックアヘ
ッド検出チェインの端末に出力線路９９が接続されてい
るが、ルックアヘッドチェイン７０の端末には出力線路
９７が接続されている。

第４図のスイッチ１０１は、インバータ８１．８３を通
ったこれら２本の線路のひとつをセル８９−９２に実装
されている増分キャリーチェイン４９０入カへ接続する
ように動作している。システムのマイクロプロセサ１３
から出ている線路上の制御信号に応答して、スイッチ１
０１が動作する。

増分および減分の場合に対応して二重化されたキャリー
チェインを備えるよりも、アドレスカウントを増分、な
らびに減分させている期間に第５図の回路においては、
増分キャリーチェイン４７のゲー）５１．５５が使用さ
れる。線路９５上の制御信号に応答して、２つの位置の
間でスイッチ１１１．１１３が動作している。増分して
いるときには、ゲート５１はビット線ＢＯ＃に接続され
ている。減分しているときには、ゲート５１の入力は入
力ビツト線ＢＯに接続されている。

同様に、増分しているときにはゲート５５はビット線Ｂ
４に接続され、減分しているときにはビット線Ｂ４＃に
接続されている。

第３図の検討から、ピッ）８−１５の高位ブロックに対
応してルックアヘッド検出チェインは存在しないことが
注目されよう。

しかしながら、上記チェインのゲートおよび相互接続が
使用されていないとは云え、第４図および第５図の構成
ではこれらのゲートおよび相互接続が備えられている。

よって、繰り返して第５図の繰り返し可能なセルを使用
するならば、第５図の繰り返し可能なセルは同一のもの
であり、最低位ビットブロックおよび最高位ビットブロ
ックに対応して異なった２種類のセルを取り扱わなけれ
ばならないよりも、回路設計を簡易化できると云う特長
がある。ゲー）５８．６８は不必要であるが、これらの
ゲートを除去するために、これらのビットのうちの２つ
に対応してセル設計を変更するよりも、繰り返して使用
できるセルの設計法を使用できると云う利権において、
ゲート５８．６８はきわめて容易に備えられることも第
３図から注目される。

第３図から容易にわかるように、チェイン４７゜４９・
、７０のそれぞれの単位ステージには、ひとつのゲート
のみが存在することも、この構造から結論づけられる。

ＣＭＯＳプロセスで作ることができる単一ゲートを使用
することの欠点、すなわちチェイン内に２つの異なった
種類のゲートを使用することの必要性は、第５図の一様
セル設計によって取り除くことができる。第５図におい
て、２つの非連続ビットに対応するチェインのゲートは
同一セルへと組み合わせられている。これによって必要
とされるゲート数が最初になり、これらの目的で専用さ
れなければならない集積回路上の空間は最小になる。さ
らに、キャリービットがチェインの長さ方向に走行する
のに必要な時間が最小になる。第３図のチェイン４７．
４９．７０のそれぞれは単位ビットあたりひとつのゲー
トのみを使用し、さらに第４図および第５図に記載した
特定セルの構成に必要なチェインの中央にインノく一夕
を使用している。他の回路レイアウトでは、これらのイ
ンバータを必要としないものも可能である。これらのチ
ェインのそれぞれの後半では、使用されているゲートの
種類が変更されている。

記載されている特定実例の２つのブロックよりも多くの
ブロックでアドレス語が分割されている実施例において
、本発明の技術を採用することもできる。それは、２つ
よりも多くのキャリーチェインセグメントが存在し、ア
ドレスを分割するビットの各ブロックに対応してひとつ
のキャリーチェインセグメントが存在するものである。

動作しているルックアヘッドチェインの数は、キャリー
チェインセグメントの数よりも小さい数である。

斯かるアドレスの分割によれば並列度をあげることがで
き、さらに高速動作が可能である。

本発明の種々の様相は実施例に関して記載されていると
は云え、特許請求の範囲の全てに記載の範囲内で本発明
がすべて保護されるものと理解されよう。

【図面の簡単な説明】

第１図は、本発明の種々の様相を活用したコンピュータ
システムの一例を示す説明図である。 第２図は、本発明の詳細な説明するためのバイナリカウ
ントの値を示す図である。 第３図は、本発明の基本的様相を採用した増分器の実例
を示す論理回路図である。 第４図は、第３図の論理を使用した増分器／減分器の回
路構成実施例のブロック図である。 第５図は、第４図の増分器／減分器において繰り返し使
用可能なセルの論理回路図である。 １１・・・システムアドレス／データバス１３・・・マ
イクロプロセサ １５・・・システムメモリ １７・・・ディスクメモリ １９・・・各種入出力装置 ２１・・・ＤＭＡ ２３・・・アドレスレジスタ ２５・・・バッファ ２７・・・新アドレス計算 ２９・・・加算器 ３　ｔ　〜４６・　ＥＸＯＲ／７’−）４７．４９．７
０・・・キャリーチェイン５１〜５８．６１〜６８．　
７１．　７８・・・伝達ゲート ５９．８９，７９．８１．８３ ・・・インバータ ９５．９７．９９・・・線路 １０１．１１３・・・スイッチ

Claims (7)

【特許請求の範囲】
1. （１）事実上、２進語を構成する与えられたビット数に
   等しい数の複数に直列接続された論理要素ステージおよ
   びこれに並列接続された加算論理要素から成り、かつ、
   少なくとも第１および第２の直列接続された非接続ステ
   ージグループに分割され、第１のグループは前記２進語
   のビットの最低位グループに関連しているとともに第２
   のグループは上位ビットの相互に排他的なグループに関
   連しているキャリーチェインと、 事実上、前記第１のグループのビット数に等しい数の複
   数に直列接続され、前記第２のチェイングループの入力
   に接続された出力を備えたルックアヘッドチェインと を具備し、前記与えられた数のビット数より成る２進語
   の増分器／減分器。
2. （２）最低位ビットを使用することによりステップを開
   始し、中間位ビットの使用にまでステップアップする一
   連のステップでキャリーを計算するために語ビットの現
   在の状態に応答可能な第１の手段と、 中間位ビットからステップを開始し、最低位ビットの使
   用にまでステップダウンする一連のステップでキャリー
   を計算するために語ビットの現在の状態に応答可能で、
   これによって出力キャリー信号を発生するための第２の
   手段と、 前記中間位ビットの近傍のビットを使用してステップを
   開始し、最高位ビットにまでステップアップする一連の
   ステップでキャリーを計算するために語ビットおよび出
   力キャリー信号の現在の状態に応答可能な第３の手段と を備え、 最低位ビットから最高位ビットにまで延長し、与えられ
   た数のビット数から成る２進語の少なくとも一部分で増
   分／減分するための電子回路において、加算／減算に使
   用されるキャリーを決定するための回路。
3. （３）与えられた数の複数のビットの現在値を一時的に
   記憶するための手段と、 最低位ビットグループのそれぞれの現在値を受領するた
   めの前記記憶手段に接続された個々のステージ、ならび
   にキャリービットを受領するとともに、前記最低位ビッ
   トグループの最低位に関連したステージにキャリーを加
   えるために接続された入力を有する複数の直列接続論理
   要素ステージから成る第１のキャリーチェインと、 上位ビットグループのそれぞれの現在値を受領するため
   の前記記憶手段に接続され、前記上位ビットグループの
   最低位に関連して当該ステージに接続された入力を有す
   る複数の直列接続論理要素ステージから成る第２のキャ
   リーチェインと、前記第１および第２のキャリーチェイ
   ンの個々のステージ、ならびに前記記憶手段に接続され
   た入力を有するとともに、前記アドレス語の与えられた
   数の複数のビットの新しい値を与える出力を有する複数
   の加算論理要素と、 最低位ビットグループにおいて複数のビットの現在値を
   受領するための前記記憶手段に接続され、キャリービッ
   トを受領するとともに、前記最低位ビットの最高位に関
   連した当該ステージにキャリーを印加するために接続さ
   れた入力、ならびに前記最低位ビットの最低位に関連し
   た当該ステージから得られ、前記第２のチェインの入力
   に接続された出力を有する複数の直列接続論理要素ステ
   ージから成るルックアヘッドチェインと を備え、語内の該当位置の位に関して照合され、与えら
   れた数のビット数の２進語の増分器／減分器。
4. （４）請求項３記載の組合せにおいて、 それぞれのチェインの論理要素ステージはＮＡＮＤ論理
   ゲートとＮＯＲ論理ゲートとが交互に配置され、単位ス
   テージあたり斯かるゲートをひとつ使用するだけの複数
   の直列接続されたステージを備えた２進語の増分器／減
   分器。
5. （５）請求項４記載の組合せにおいて、 前記チェインはＣＭＯＳ集積回路構造により形成された
   ２進語の増分器／減分器。
6. （６）請求項５記載の組合せにおいて、 繰り返し可能な状態で相互接続されたセルで構成された
   前記論理要素で少なくとも前記第１のキャリーチェイン
   と前記ルックアヘッドチェインとが形成され、かつ、各
   セルは前記第１のキャリーチェインと前記ルックアヘッ
   ドチェインとをそれぞれ近接しない位置に置いて構成し
   たステージから成るＮＡＮＤ論理ゲートとＮＯＲ論理ゲ
   ートとを備えた２進語の増分器／減分器。
7. （７）最低位グループと上位グループとから成り、相互
   に排他的な連続ビットの少なくとも２グループへと２進
   語を分割するためのステップと、それぞれ独特な最低位
   グループの現在値を受領する複数の直列接続ステージ、
   および出力を有する第１のルックアヘッドチェインに沿
   ったキャリービットを伝達させ、かつ、前記最低位グル
   ープの最高位ビットから最低位ビットに至る関連したス
   テージからキャリービットの伝達を発生させるためのス
   テップと、 それぞれ独特な最低位グループの現在値を受領する複数
   の直列接続ステージを有する第１のキャリーチェインに
   沿ってキャリービットを伝達させ、かつ前記最低位グル
   ープの最低位ビットから最高位ビットに至る関連したス
   テージからキャリービットの伝達を発生させるためのス
   テップと、それぞれ独特な上位グループの現在値を受領
   する複数の直列接続ステージを有する第２のキャリーチ
   ェインに沿ってルックアヘッドチェインの出力を伝達さ
   せ、かつ、前記最低位グループの最低位ビットから最高
   位ビットに至る関連したステージからキャリービットの
   伝達を発生させるためのステップと、 第１および第２のルックアヘッドチェインの両方の複数
   のステージの状態、ならびに現在のビット値を論理和回
   路へ印加し、これによって新しいビット値を決定するた
   めのステップと を備え、与えられた数の幅のビット数の現在の２進値を
   １つだけ新しい値に変える方法。