JPH03101169A - 半導体デバイス作製方法 - Google Patents
半導体デバイス作製方法Info
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- JPH03101169A JPH03101169A JP2233454A JP23345490A JPH03101169A JP H03101169 A JPH03101169 A JP H03101169A JP 2233454 A JP2233454 A JP 2233454A JP 23345490 A JP23345490 A JP 23345490A JP H03101169 A JPH03101169 A JP H03101169A
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- JP
- Japan
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- conductivity type
- layer
- gate
- ridge
- ridges
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/012—Manufacture or treatment of static induction transistors [SIT], e.g. permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/24—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials
- H10P50/242—Dry etching; Plasma etching; Reactive-ion etching of semiconductor materials of Group IV materials
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体デバイスに関するものである。特には
、本発明は、静電誘導型の接合形電界効果トランジスタ
（ＦＥＴ）の作製方法に関するものである。
、本発明は、静電誘導型の接合形電界効果トランジスタ
（ＦＥＴ）の作製方法に関するものである。
（従来技術）
静電誘導型トランジスタは比較的高い周波数及び電力に
おいて動作することのできる電界効果半導体デバイスで
ある。このトランジスタは、キャリアを制御下で空乏状
態となしつる短い高抵抗半導体チャネル領域の存在によ
り特徴づけられる。
おいて動作することのできる電界効果半導体デバイスで
ある。このトランジスタは、キャリアを制御下で空乏状
態となしつる短い高抵抗半導体チャネル領域の存在によ
り特徴づけられる。
静電誘導型トランジスタの電流−電圧特性は一般に真空
管三極管のそれと類似している。これらデバイスは西沢
等による米国特許第３．８２８．３２０号及び第４．１
９９゜７７１号に開示されている。また、１９８３年、
１２月５〜７日においてワシントンＯ，Ｃ，にて開催さ
れたインターナショナル・エレクトロニク・デバイス・
ミーティングの会報、ベーパ９．５．２２１頁に発表さ
れたｒ高性能マイクロウェーブ静電誘導型トランジスタ
」と題する論文をも参照されたい。
管三極管のそれと類似している。これらデバイスは西沢
等による米国特許第３．８２８．３２０号及び第４．１
９９゜７７１号に開示されている。また、１９８３年、
１２月５〜７日においてワシントンＯ，Ｃ，にて開催さ
れたインターナショナル・エレクトロニク・デバイス・
ミーティングの会報、ベーパ９．５．２２１頁に発表さ
れたｒ高性能マイクロウェーブ静電誘導型トランジスタ
」と題する論文をも参照されたい。
静電誘導型トランジスタは一般に、ソース及びドレン電
極を一方の導電形の薄い高抵抗層の両側に置いた垂直配
向形態を使用する。反対の導電形のゲート領域が高抵抗
層内にソースの両側において配置される。動作中、ゲー
ト領域と高抵抗層の残部との間に逆バイアスが適用され
、空乏領域をソースの下側のチャネル領域に延長せしめ
る。逆バイアスの大きさが変化されるにつれ、付設エネ
ルギー源から誘導されるソース−ドレン電流及び電圧も
また変化する。
極を一方の導電形の薄い高抵抗層の両側に置いた垂直配
向形態を使用する。反対の導電形のゲート領域が高抵抗
層内にソースの両側において配置される。動作中、ゲー
ト領域と高抵抗層の残部との間に逆バイアスが適用され
、空乏領域をソースの下側のチャネル領域に延長せしめ
る。逆バイアスの大きさが変化されるにつれ、付設エネ
ルギー源から誘導されるソース−ドレン電流及び電圧も
また変化する。
（発明が解決しようとする課題）
高周波数での静電誘導型トランジスタの動作を制限する
一つの因子は、ゲートキャパシタンスである。高電圧ゲ
インを得るためにはゲート接合部はソースのすぐ近傍に
配置されねばならない。しかし、非常に短いゲート−ソ
ース間距離は、ゲートキャパシタンスを高いものとする
。加えて、短いゲート−ソース間距離は作製上極めて厳
密な許容差を必要とし従って装置作製中厳密なプロセス
コントロールを必要とする。
一つの因子は、ゲートキャパシタンスである。高電圧ゲ
インを得るためにはゲート接合部はソースのすぐ近傍に
配置されねばならない。しかし、非常に短いゲート−ソ
ース間距離は、ゲートキャパシタンスを高いものとする
。加えて、短いゲート−ソース間距離は作製上極めて厳
密な許容差を必要とし従って装置作製中厳密なプロセス
コントロールを必要とする。
上記の問題のあるものを軽減したりセスゲート形静電誘
導トランジスタと呼ばれる静電誘導トランジスタの一形
態が米国特許第４，６１１，３８４号に記載されている
。しかしながら、このトランジスタはいまだこうした要
件を充分に満足しつるものではない。
導トランジスタと呼ばれる静電誘導トランジスタの一形
態が米国特許第４，６１１，３８４号に記載されている
。しかしながら、このトランジスタはいまだこうした要
件を充分に満足しつるものではない。
本発明の課題は、比較的狭いチャネルを与えつつ比較的
大きなゲート−ソース間距離を有する静電誘導型のトラ
ンジスタを比較的容易に作製する方法を開発することで
ある。
大きなゲート−ソース間距離を有する静電誘導型のトラ
ンジスタを比較的容易に作製する方法を開発することで
ある。
（課題を解決するための手段）
本発明に従う接合彫型界効果型トランジスタを作製する
改善方法は、比較的高抵抗の一方の導電形の半導体材料
の第１の層及び該第１の層と連接する比較的低抵抗の該
一方の導電形の半導体材料の第２の層とを含む半導体材
料基板（ボディ）を用意することから出発する。第１の
層は基板の表面において一つの表面を有する。複数の平
行な溝が半導体材料の第１の層中に表面を通して形成さ
れて半導体材料の介在する隆起を生成する。溝の各々は
、半導体材料の隣り合う隆起により形成される側壁を有
しそして底部を有する。一つ置きの隆起はゲート隆起で
ありそして該ゲート隆起間の介在する隆起はソース隆起
である。第１の非電導性保護材料の層が溝の側壁及び底
部に密着して形成される。溝の残部には隆起の表面と連
続する表面を創成するように第２の非電導性保護材料が
充填される。反対の導電形の導電形付与物質が半導体材
料のゲート隆起に表面において導入されて、第１の層の
当該領域を反対の導電形に変換し、それにより反対の導
電形のゲート領域を形成する。
改善方法は、比較的高抵抗の一方の導電形の半導体材料
の第１の層及び該第１の層と連接する比較的低抵抗の該
一方の導電形の半導体材料の第２の層とを含む半導体材
料基板（ボディ）を用意することから出発する。第１の
層は基板の表面において一つの表面を有する。複数の平
行な溝が半導体材料の第１の層中に表面を通して形成さ
れて半導体材料の介在する隆起を生成する。溝の各々は
、半導体材料の隣り合う隆起により形成される側壁を有
しそして底部を有する。一つ置きの隆起はゲート隆起で
ありそして該ゲート隆起間の介在する隆起はソース隆起
である。第１の非電導性保護材料の層が溝の側壁及び底
部に密着して形成される。溝の残部には隆起の表面と連
続する表面を創成するように第２の非電導性保護材料が
充填される。反対の導電形の導電形付与物質が半導体材
料のゲート隆起に表面において導入されて、第１の層の
当該領域を反対の導電形に変換し、それにより反対の導
電形のゲート領域を形成する。
ゲート領域の各々は関連するゲート隆起を含みそして隣
の溝の底部の下側に側方に延在する部分を有し、これは
隣のゲート隆起と関連する側方延在部分に向かって延在
してそれらの間に比較的高抵抗の一方の導電形のチャネ
ル領域を生成する。前記一方の導電形の付与物質におけ
る導電形が半導体材料のソース隆起に表面において導入
されてソース隆起の各々において表面に隣接する領域に
比較的低抵抗の一方の導電形のソース隆起を生成する。
の溝の底部の下側に側方に延在する部分を有し、これは
隣のゲート隆起と関連する側方延在部分に向かって延在
してそれらの間に比較的高抵抗の一方の導電形のチャネ
ル領域を生成する。前記一方の導電形の付与物質におけ
る導電形が半導体材料のソース隆起に表面において導入
されてソース隆起の各々において表面に隣接する領域に
比較的低抵抗の一方の導電形のソース隆起を生成する。
電導接点が適用されてソース及びゲート領域とそれぞれ
の表面においてオーミックコンタクト状態での電気的接
触を形成する。
の表面においてオーミックコンタクト状態での電気的接
触を形成する。
（実施例の説明）
本発明に従って静電誘導型の接合形電界効果トランジス
タを作製するに当たって、一方の導電形の単結晶半導体
材料の基板が支持構造体として用意される。よく知られ
るように、基板は通常比較的大きな表面積を有するスラ
イス或いはウェハである。しかし、例示目的のために、
スライスの部における単一の静電誘導型トランジスタの
一部のみの作製が示されそして説明される。以下の記載
において、シリコンが半導体材料として使用されそして
基板は比較的低抵抗のＮ−導電形のものである。また、
図面において理解の便宜上ある要素の寸法は誇張して描
かれている。
タを作製するに当たって、一方の導電形の単結晶半導体
材料の基板が支持構造体として用意される。よく知られ
るように、基板は通常比較的大きな表面積を有するスラ
イス或いはウェハである。しかし、例示目的のために、
スライスの部における単一の静電誘導型トランジスタの
一部のみの作製が示されそして説明される。以下の記載
において、シリコンが半導体材料として使用されそして
基板は比較的低抵抗のＮ−導電形のものである。また、
図面において理解の便宜上ある要素の寸法は誇張して描
かれている。
平坦な、平面状の、平行な両側主面を有する−様な比較
的低抵抗のＮ−形シリコンのスライス或いはウェハ（そ
の一部１０が第１図に示される）は、適宜のスライシン
グ及び洗浄操作を含めて公知の結晶作製技術のいずれか
により製造される。
的低抵抗のＮ−形シリコンのスライス或いはウェハ（そ
の一部１０が第１図に示される）は、適宜のスライシン
グ及び洗浄操作を含めて公知の結晶作製技術のいずれか
により製造される。
厚さ及び抵抗率に関して精密に制御されそして単結晶基
板１０の結晶構造の延長を構成するエピタキシャル層１
１が基板の表面上に成長せしめられる。エピタキシャル
層１１の上面は基板と核層との界面に平行である。
板１０の結晶構造の延長を構成するエピタキシャル層１
１が基板の表面上に成長せしめられる。エピタキシャル
層１１の上面は基板と核層との界面に平行である。
ウェハの表面は酸化シリコン（酸化珪素）の密着した保
護層１２で被覆される。酸化シリコン層１２はホトレジ
スト材料の層１３で被覆される。
護層１２で被覆される。酸化シリコン層１２はホトレジ
スト材料の層１３で被覆される。
標準的なホトレジストマスキング及びエツチング１
技術を使用することにより、ホトレジスト層の部が除去
されて細長い平行領域のパターンで酸化シリコンの表面
を露呈せしめる。ウェハがエツチングされて露呈された
酸化シリコン１２を例えばプラズマエツチング装置にお
いて異方性エツチングすることにより除去される。ホト
レジスト１３は、この操作中マスクとして作用して露呈
酸化シリコン層のみがエピタキシャル層の下面まで除去
される。その後、ホトレジストが除去される。
されて細長い平行領域のパターンで酸化シリコンの表面
を露呈せしめる。ウェハがエツチングされて露呈された
酸化シリコン１２を例えばプラズマエツチング装置にお
いて異方性エツチングすることにより除去される。ホト
レジスト１３は、この操作中マスクとして作用して露呈
酸化シリコン層のみがエピタキシャル層の下面まで除去
される。その後、ホトレジストが除去される。
ウェハは、反応性イオンエツチング装置、特にパラレル
プレート型反応器（Ｐｌａｓｍａｔｈｅｒｍ ＰＫ２４
４Ｅｔｃｈｅｒ）内に置かれる。先ず、表面がアルゴン
雰囲気中におけるスパッタリングにより清浄化される。
プレート型反応器（Ｐｌａｓｍａｔｈｅｒｍ ＰＫ２４
４Ｅｔｃｈｅｒ）内に置かれる。先ず、表面がアルゴン
雰囲気中におけるスパッタリングにより清浄化される。
その後、ウェハはＳｉＣｌ４及びＣｌ２雰囲気において
反応性イオンエツチングによりエツチングされる。この
エツチング過程は、第２図に例示されるように、非常に
きれいな垂直カットの側壁１７を有する溝１５を生成す
る。爾後の段階で、エツチング雰囲気としてＣｌ□のみ
が使用され、溝１５の底部１８と側壁１７との間に丸み
の付いた隅角２ 部を生成する。斯くして、複数の細長い平行溝（トレン
チともいう）１５がそれらの間に指状のシリコンの隆起
（リッジ）１６を介在させた状態で残して形成される。
反応性イオンエツチングによりエツチングされる。この
エツチング過程は、第２図に例示されるように、非常に
きれいな垂直カットの側壁１７を有する溝１５を生成す
る。爾後の段階で、エツチング雰囲気としてＣｌ□のみ
が使用され、溝１５の底部１８と側壁１７との間に丸み
の付いた隅角２ 部を生成する。斯くして、複数の細長い平行溝（トレン
チともいう）１５がそれらの間に指状のシリコンの隆起
（リッジ）１６を介在させた状態で残して形成される。
溝１５の各々は、２つの隣り合う隆起１６により形成さ
れる対向する側壁１７と、底部即ち端壁１８と、両者の
間の丸みの付いた交差部とを備える。
れる対向する側壁１７と、底部即ち端壁１８と、両者の
間の丸みの付いた交差部とを備える。
その後、酸化シリコンの厚いマスク層１２が除去されそ
してウェハは成長酸化シリコン層２１を生成するように
公知技術に従い酸化雰囲気中で昇温下で加熱することに
より処理される。酸化シリコン層２１は、第３図に示さ
れるように、溝の側壁１７及び底部１８並びに隆起１６
の上面を含めてウェハの露出上面全体を被覆する。
してウェハは成長酸化シリコン層２１を生成するように
公知技術に従い酸化雰囲気中で昇温下で加熱することに
より処理される。酸化シリコン層２１は、第３図に示さ
れるように、溝の側壁１７及び底部１８並びに隆起１６
の上面を含めてウェハの露出上面全体を被覆する。
次に、従来からの蒸着技術を使用することにより、第４
図に示すように、酸化シリコン層２３が溝内部を完全に
埋めてそしてまた溝が完全に充填されることを保証する
ようにウェハ上面をも覆ってウェハの表面全体上に形成
される。この溝部を埋めての酸化物付着後、デバイスの
能動領域となる表面帯域をを露出するように平面化エツ
チングが使用される。能動帯域以外のウニ八部分はしか
るべく保護されそしてウェハは緩衝弗化水素酸溶液中で
の等方性ウェットエツチングにより処理される。第５図
に例示されるように溝１５内を除いてウェハを覆う付着
駿化物２３のすべてを除去するようにそして後第６図に
例示されるように隆起１６の上面を露出するように隆起
を覆う熱成長酸化物層２１部分を除去するように終点を
光学的に観察しながらエツチングが完了される。第５図
に示される水準まで溝を充填するまた別の技術も使用可
能である。例えば、電子サイクロトロン共鳴（ＥＣＲ）
平面状酸化物イ寸着技術が使用出来、これは厚い層を付
着しそして爾後にエツチングによって平面化を得る必要
なく溝が充填されることを可能ならしめる。
図に示すように、酸化シリコン層２３が溝内部を完全に
埋めてそしてまた溝が完全に充填されることを保証する
ようにウェハ上面をも覆ってウェハの表面全体上に形成
される。この溝部を埋めての酸化物付着後、デバイスの
能動領域となる表面帯域をを露出するように平面化エツ
チングが使用される。能動帯域以外のウニ八部分はしか
るべく保護されそしてウェハは緩衝弗化水素酸溶液中で
の等方性ウェットエツチングにより処理される。第５図
に例示されるように溝１５内を除いてウェハを覆う付着
駿化物２３のすべてを除去するようにそして後第６図に
例示されるように隆起１６の上面を露出するように隆起
を覆う熱成長酸化物層２１部分を除去するように終点を
光学的に観察しながらエツチングが完了される。第５図
に示される水準まで溝を充填するまた別の技術も使用可
能である。例えば、電子サイクロトロン共鳴（ＥＣＲ）
平面状酸化物イ寸着技術が使用出来、これは厚い層を付
着しそして爾後にエツチングによって平面化を得る必要
なく溝が充填されることを可能ならしめる。
隆起１６の表面を露出させた状態で、薄い（１５０人）
植付け（ｉｍｐｌａｎｔ ）酸化シリコン層が表面に成
長せしめられる。この酸化物はシリコン粒界に沿っての
打ち込みあるいは注入イオンのチャ用することにより、
ホトレジスト材料の層２５がウェハの表面に被覆されそ
して後−つ置きの隆起１６Ａを露出せしめつつそれらの
間に介在する隆起１６Ｂを保護するように選択的に除去
される（第６図）。その後、Ｐ−形導電形与物質が従来
からのイオン打込み（注入、ｉｍｐｌａｎｔａｔｉｏｎ
）技術により一つ置きの隆起１６Ａの露出表面において
シリコン中に導入される。イオン打込後、ホトレジスト
層２５が除去されそしてウェハは加熱されて、打込んだ
導電形付与物質を隆起１６Ａ全体にそして隆起１６Ａの
基部から垂直方向のみならず側方にも拡散せしめる。第
６図に例示されるように、Ｐ−形導電性帯域３０がエピ
タキシャル層１１の高抵抗Ｎ−形材料中に組み込んで生
成される。Ｐ−形帯域３０の側方に伸びる部分３０ａは
満１５内の隣り合う酸化シリコン２３及び２１の下側に
伸び、一つ置いて隣の隆起１ ’６ ＡからのＰ−形帯
域の側方伸延部分と向かい合う。
植付け（ｉｍｐｌａｎｔ ）酸化シリコン層が表面に成
長せしめられる。この酸化物はシリコン粒界に沿っての
打ち込みあるいは注入イオンのチャ用することにより、
ホトレジスト材料の層２５がウェハの表面に被覆されそ
して後−つ置きの隆起１６Ａを露出せしめつつそれらの
間に介在する隆起１６Ｂを保護するように選択的に除去
される（第６図）。その後、Ｐ−形導電形与物質が従来
からのイオン打込み（注入、ｉｍｐｌａｎｔａｔｉｏｎ
）技術により一つ置きの隆起１６Ａの露出表面において
シリコン中に導入される。イオン打込後、ホトレジスト
層２５が除去されそしてウェハは加熱されて、打込んだ
導電形付与物質を隆起１６Ａ全体にそして隆起１６Ａの
基部から垂直方向のみならず側方にも拡散せしめる。第
６図に例示されるように、Ｐ−形導電性帯域３０がエピ
タキシャル層１１の高抵抗Ｎ−形材料中に組み込んで生
成される。Ｐ−形帯域３０の側方に伸びる部分３０ａは
満１５内の隣り合う酸化シリコン２３及び２１の下側に
伸び、一つ置いて隣の隆起１ ’６ ＡからのＰ−形帯
域の側方伸延部分と向かい合う。
第７図に例示されるように、その後、ホトレジ ５
スト材料層３工がウェハの表面に置かれそして介在隆起
１６Ｂの表面を露出するように選択的に除去される。ウ
ェハは従来からのイオン打込み装置において隆起１６Ｂ
の上方表面において帯域３３にＮ−形導電性物質を打込
むよう処理される。その後、ホトレジスト層３１が除去
されそしてウェハは打込んだイオンを賦活するためにア
ニールされてソース領域３３を形成する。
１６Ｂの表面を露出するように選択的に除去される。ウ
ェハは従来からのイオン打込み装置において隆起１６Ｂ
の上方表面において帯域３３にＮ−形導電性物質を打込
むよう処理される。その後、ホトレジスト層３１が除去
されそしてウェハは打込んだイオンを賦活するためにア
ニールされてソース領域３３を形成する。
第８図に示されるように、ソース領域３３及びゲート領
域３０それぞれへのオーミックコンタクト３４及び３５
が、コバルトジシリサイド接点の形成或いはタングステ
ンの選択的付着と続いてのメクライゼーションのような
任意の公知技術により形成される。ゲートコンタクト３
５は互いにそしてゲートポンディングパッド（図示無し
）に適宜接続されそしてソースコンタクト３４は互いに
そしてソースポンディングパッド（図示無し）に適宜接
続される。第８図に示すように、適当なドレンコンタク
ト部材を設けるために金属層３２が基板１０の底面に被
覆される。
域３０それぞれへのオーミックコンタクト３４及び３５
が、コバルトジシリサイド接点の形成或いはタングステ
ンの選択的付着と続いてのメクライゼーションのような
任意の公知技術により形成される。ゲートコンタクト３
５は互いにそしてゲートポンディングパッド（図示無し
）に適宜接続されそしてソースコンタクト３４は互いに
そしてソースポンディングパッド（図示無し）に適宜接
続される。第８図に示すように、適当なドレンコンタク
ト部材を設けるために金属層３２が基板１０の底面に被
覆される。
６
生成する接合形電解効果トランジスタＬＴＦＥＴ）は、
介在隆起１６Ｂにおける低抵抗Ｎ形−シリコンのソース
領域３３と、基板１ｏにより与えられる低抵抗Ｎ−形シ
リコンのドレン領域とを含んでいる。各ソース領域３３
とドレン領域１０との間の高抵抗Ｎ−形シリコンのヂャ
ネル領域３９が、Ｐ−形ゲート領域３０の側方に伸延す
る部分３０ａ間に延在する。
介在隆起１６Ｂにおける低抵抗Ｎ形−シリコンのソース
領域３３と、基板１ｏにより与えられる低抵抗Ｎ−形シ
リコンのドレン領域とを含んでいる。各ソース領域３３
とドレン領域１０との間の高抵抗Ｎ−形シリコンのヂャ
ネル領域３９が、Ｐ−形ゲート領域３０の側方に伸延す
る部分３０ａ間に延在する。
（実施例）
本発明に従う静電誘導型のトランジスタ構造の作製にお
いて、基板ｉｏは、０．０１〜０．０５Ω−ｃｍの−様
な抵抗率を与えるようにアンチモンでドープされた単結
晶Ｎ−形シリコンのスライスであり得る。比較的高抵抗
のシリコンのＮ−形エピタキシャル層１１は、約１ｏΩ
−ｃｍの−様な抵抗率を与えるように付着中砒素でドー
プされる。
いて、基板ｉｏは、０．０１〜０．０５Ω−ｃｍの−様
な抵抗率を与えるようにアンチモンでドープされた単結
晶Ｎ−形シリコンのスライスであり得る。比較的高抵抗
のシリコンのＮ−形エピタキシャル層１１は、約１ｏΩ
−ｃｍの−様な抵抗率を与えるように付着中砒素でドー
プされる。
エピタキシャル層１１は約１０μｍ厚さとなし得る。溝
１５は約０．５〜１．５ ｕ ｍ深さ及び約０．７５〜
１．５μｍ巾であるが、但し所望ならもっと幅広となし
得る。介在する隆起１６は溝とほぼ同じ巾となしつる。
１５は約０．５〜１．５ ｕ ｍ深さ及び約０．７５〜
１．５μｍ巾であるが、但し所望ならもっと幅広となし
得る。介在する隆起１６は溝とほぼ同じ巾となしつる。
溝は約１／３のＳｉＣｌ４と２７３の０１２とから成る
雰囲気中でそして後エツチングされた溝１５の側壁１７
と底部１８との間にシャンク隅角のない僅かに丸みの付
いた交差部を生成するようＣｌ２雰囲気中で反応性イオ
ンエッチングにより形成されつる。Ｐ−形ゲート領域３
０はウェハ中にホウ素をイオン打込みしそして拡散する
ことにより形成される。ホウ素打込み後ウェハは１００
０℃の温度で約１０時間加熱される。Ｎ−形ソース領域
３３を形成するにはヒ素が打込まれる。ヒ素イオンの打
込みに続いて、ウェハは約１０２５℃の温度で約１〜２
分間急速熱アニールにより処理される。
雰囲気中でそして後エツチングされた溝１５の側壁１７
と底部１８との間にシャンク隅角のない僅かに丸みの付
いた交差部を生成するようＣｌ２雰囲気中で反応性イオ
ンエッチングにより形成されつる。Ｐ−形ゲート領域３
０はウェハ中にホウ素をイオン打込みしそして拡散する
ことにより形成される。ホウ素打込み後ウェハは１００
０℃の温度で約１０時間加熱される。Ｎ−形ソース領域
３３を形成するにはヒ素が打込まれる。ヒ素イオンの打
込みに続いて、ウェハは約１０２５℃の温度で約１〜２
分間急速熱アニールにより処理される。
（発明の効果）
ここに開示された方法は、酸化シリコンで充填された介
在溝により表面からのゲート−チャネル接合部の垂直離
間によって比較的大きなゲート−ソース間距離を有する
静電誘導型のトランジスタである、第８図に例示される
最終デバイスを生成する。この離間はゲート領域の側方
に伸延する部分間に比較的狭いチャネルを与えつつ得ら
れる。
在溝により表面からのゲート−チャネル接合部の垂直離
間によって比較的大きなゲート−ソース間距離を有する
静電誘導型のトランジスタである、第８図に例示される
最終デバイスを生成する。この離間はゲート領域の側方
に伸延する部分間に比較的狭いチャネルを与えつつ得ら
れる。
チャネル領域の巾はゲート−ソース間隔に比較的拘束さ
れることなく決定される。加えて、ウェハ表面下方での
ゲート−チャネル接合の位置決めは改善されたブレーク
ダウン電圧特性に寄与する。
れることなく決定される。加えて、ウェハ表面下方での
ゲート−チャネル接合の位置決めは改善されたブレーク
ダウン電圧特性に寄与する。
溝を形成するプロセスは、介在する隆起を側方にアンダ
ーカットすることな（溝の垂直制御を提供し、以って正
確なそして精密な適正に整列した溝及び隆起を生成する
。その結果、ゲート領域を形成するＰ−彫型導形付与物
質は酸化物充填溝の下側を除いて側方に拡散することな
く垂直に打込まれる。デバイスの能動領域はその抜溝及
び隆起とのアラインメントにより構成されるので、爾後
の処理段階中精密なアラインメント及びマスク整列の必
要性を軽減する。小さなピッチ（能動領域間の横方向間
隔）を有するデバイスを作製しうることは小さな接合面
積を可能とし、接合キャパシタンスの低減をもたらす。
ーカットすることな（溝の垂直制御を提供し、以って正
確なそして精密な適正に整列した溝及び隆起を生成する
。その結果、ゲート領域を形成するＰ−彫型導形付与物
質は酸化物充填溝の下側を除いて側方に拡散することな
く垂直に打込まれる。デバイスの能動領域はその抜溝及
び隆起とのアラインメントにより構成されるので、爾後
の処理段階中精密なアラインメント及びマスク整列の必
要性を軽減する。小さなピッチ（能動領域間の横方向間
隔）を有するデバイスを作製しうることは小さな接合面
積を可能とし、接合キャパシタンスの低減をもたらす。
こうして、高ゲイン、低ゲートキャパシタンスの静電誘
導型のトランジスタが作製中極めて厳密な許容差を必要
とせず提供９ される。
導型のトランジスタが作製中極めて厳密な許容差を必要
とせず提供９ される。
本発明の好ましい具体例について説明したが、本発明の
範囲内で当業者は多（の変更をなしうることを銘記され
たい。
範囲内で当業者は多（の変更をなしうることを銘記され
たい。
第１〜８図は、本発明に従って静電誘導型の接合形電界
効果トランジスタを作製する順次しての段階を例示する
半導体材料ウェハの一部の一連の断面図である。 ２３ ： ５ ３０ ： ０ａ ３２ ： ３３ ： ４ ３９ ： ０ 酸化シリコン層 ３１：ホトレジスト材料層 ゲート領域 ：側方伸延部 ドレン金属層 ソース領域 ３５ニオ−ミックコンタクト チャネル領域 旧基板 １：エピタキシャル層 ２：保護層 ３・ホトレジスト材料の層 ５：溝 ６Ａ、Ｂ：隆起 ７：側壁 ８：底部 に酸化シリコン層
効果トランジスタを作製する順次しての段階を例示する
半導体材料ウェハの一部の一連の断面図である。 ２３ ： ５ ３０ ： ０ａ ３２ ： ３３ ： ４ ３９ ： ０ 酸化シリコン層 ３１：ホトレジスト材料層 ゲート領域 ：側方伸延部 ドレン金属層 ソース領域 ３５ニオ−ミックコンタクト チャネル領域 旧基板 １：エピタキシャル層 ２：保護層 ３・ホトレジスト材料の層 ５：溝 ６Ａ、Ｂ：隆起 ７：側壁 ８：底部 に酸化シリコン層
Claims (8)
- （１）比較的高抵抗の一方の導電形の半導体材料の第１
の層及び該第１の層と連接する比較的低抵抗の該一方の
導電形の半導体材料の第２の層とを含む半導体材料基板
を用意する段階と、 複数の平行な溝を前記半導体材料の第１の層中に表面を
通して形成し、半導体材料の介在する隆起を生成し、該
溝の各々は半導体材料の隣り合う隆起により形成される
側壁及び底部を有し、一つ置きの隆起はゲート隆起であ
りそして該ゲート隆起間の隆起はソース隆起とする段階
と、 第１の非電導性保護材料の層を前記溝の側壁及び底部に
密着して形成する段階と、 前記溝の残部に前記隆起の表面と連続する表面を創成す
るように第２の非電導性保護材料を充填する段階と、 反対の導電形の導電形付与物質を前記半導体材料のゲー
ト隆起に表面において導入して、第１の層の帯域を反対
の導電形に変換し、それにより反対の導電形のゲート領
域を形成し、その場合該ゲート領域の各々は関連するゲ
ート隆起を含みそして隣の溝の底部の下側に側方に延在
する部分を有し、該側方伸延部分は隣のゲート隆起と関
連する側方延在部分に向かいあって延在してそれらの間
に比較的高抵抗の前記一方の導電形のチャネル領域を生
成する段階と、 前記一方の導電形の導電形付与物質を前記半導体材料の
ソース隆起に表面において導入して該ソース隆起の各々
において表面に隣接する帯域に比較的低抵抗の一方の導
電形のソース領域を生成する段階と、 前記ソース及びゲート領域とソース及びゲート隆起それ
ぞれの表面においてオーミックコンタクト状態にある電
気接点を形成するよう電導性材料を被覆する段階と を包含する接合形電界効果トランジスタを作製する方法
。 - （２）溝の側壁及び底部に密接して第１の非電導性保護
材料の層を形成する段階が 露出した半導体材料を該第１の非電導性保護材料に変換
するよう半導体材料基板を処理すること を含む特許請求の範囲第１項記載の方法。 - （３）複数の平行な溝を形成する段階が 溝パターンにおいて複数の表面帯域を露出するよう基板
の表面にマスク用材料の層を形成し、そして露出した半
導体材料を反応性イオンエッチングして複数の溝を形成
すること を含む特許請求の範囲第２項記載の方法。 - （４）反対の導電形の導電形付与物質を前記半導体材料
のゲート隆起に表面において導入して、第１の層の帯域
を反対の導電形に変換する段階が反対の導電形の導電形
付与物質を前記半導体材料のゲート隆起に表面において
イオン打込みしそして加熱してイオン打込みされた反対
の導電形の導電形付与物質を第１の層帯域に拡散せしめ
ること を含む特許請求の範囲第３項記載の方法。 - （５）比較的高抵抗の一方の導電形のシリコンの第１の
層及び該第１の層と連接する比較的低抵抗の該一方の導
電形のシリコンの第２の層とを含み、そして該第１及び
第２層が基板表面と平行な平坦な平面状界面を有する半
導体材料基板を用意する段階と、 複数の細長い平行な表面帯域を露出するパターンにおい
て第１の層表面上にマスク材料を置く段階と、 前記マスク材料の層のパターンにより定義されるものと
して複数の平行な溝を前記シリコンの第１の層中にシリ
コン隆起を介在させて形成するよう露出シリコンに反応
性イオンエッチングを施し、該溝の各々はシリコンの隣
り合う隆起により形成される側壁及び底部を有し、一つ
置きの隆起はゲート隆起でありそして該ゲート隆起間の
挿入隆起はソース隆起とする段階と、 前記マスク材料層を除去する段階と、 シリコン基板を昇温下で酸素に曝露して溝の側壁及び底
部にそして介在隆起の表面に酸化シリコンを成長せしめ
る段階と、 非電導性保護材料を溝を充填するよう付着する段階と、 前記非電導性材料及び前記隆起表面を覆う酸化シリコン
を除去して該隆起の露出シリコン表面を含む連続した平
坦な平面状表面を創出する段階と、 反対の導電形の導電形付与物質を前記シリコンのゲート
隆起に表面において導入して、シリコンの第１の層の帯
域を反対の導電形に変換し、それにより反対の導電形の
ゲート領域を形成し、その場合該ゲート領域の各々は関
連するゲート隆起を含みそして隣の溝の底部の下側に側
方に延在する部分を有し、該部分は隣のゲート隆起と関
連する側方延在部分に向かいあって延在してそれらの間
に比較的高抵抗の一方の導電形のチャネル領域を生成す
る段階と、 前記一方の導電形の導電形付与物質を前記シリコンのソ
ース隆起に表面において導入して該ソース隆起の各々に
おいて表面に隣接する帯域に比較的低抵抗の一方の導電
形のソース領域を生成する段階と、 前記ソース及びゲート領域とソース及びゲート隆起それ
ぞれの表面においてオーミックコンタクト状態にある電
気接点を形成するよう電導性材料を被覆する段階と、 を包含する接合形電界効果トランジスタを作製する方法
。 - （６）反応性イオンエッチングが 基板をＳｉＣｌ＿４とＣｌ＿２とから実質成る雰囲気中
で基板に反応性エッチングを施し、 基板を実質上Ｃｌ＿２から成る雰囲気中で基板に反応性
エッチングを施すことを含む特許請求の範囲第５項記載
の方法。 - （７）反対の導電形の導電形付与物質をゲート隆起に表
面において導入して、第１の層の帯域を反対の導電形に
変換する段階が 反対の導電形の導電形付与物質をゲート隆起に表面にお
いてイオン打込みしそして加熱してイオン打込みされた
反対の導電形の導電形付与物質を第１の層帯域に拡散せ
しめることを含む特許請求の範囲第６項記載の方法。 - （８）シリコン基板を昇温下で酸素に曝露して約２００
０Å厚さの酸化シリコンを成長せしめる特許請求の範囲
第７項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US403621 | 1989-09-06 | ||
| US07/403,621 US5066603A (en) | 1989-09-06 | 1989-09-06 | Method of manufacturing static induction transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101169A true JPH03101169A (ja) | 1991-04-25 |
Family
ID=23596437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233454A Pending JPH03101169A (ja) | 1989-09-06 | 1990-09-05 | 半導体デバイス作製方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5066603A (ja) |
| EP (1) | EP0416333A1 (ja) |
| JP (1) | JPH03101169A (ja) |
| CA (1) | CA2023259A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296719A (en) * | 1991-07-22 | 1994-03-22 | Matsushita Electric Industrial Co., Ltd. | Quantum device and fabrication method thereof |
| US5192696A (en) * | 1992-01-15 | 1993-03-09 | Gte Laboratories Incorporated | Field effect transistor and method of fabricating |
| US5610085A (en) * | 1993-11-29 | 1997-03-11 | Texas Instruments Incorporated | Method of making a vertical FET using epitaxial overgrowth |
| US6406641B1 (en) * | 1997-06-17 | 2002-06-18 | Luxtron Corporation | Liquid etch endpoint detection and process metrology |
| US7190050B2 (en) * | 2005-07-01 | 2007-03-13 | Synopsys, Inc. | Integrated circuit on corrugated substrate |
| US7265008B2 (en) * | 2005-07-01 | 2007-09-04 | Synopsys, Inc. | Method of IC production using corrugated substrate |
| US7247887B2 (en) * | 2005-07-01 | 2007-07-24 | Synopsys, Inc. | Segmented channel MOS transistor |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1527898A (fr) * | 1967-03-16 | 1968-06-07 | Radiotechnique Coprim Rtc | Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication |
| US3979237A (en) * | 1972-04-24 | 1976-09-07 | Harris Corporation | Device isolation in integrated circuits |
| JPS5299787A (en) * | 1976-02-18 | 1977-08-22 | Toshiba Corp | Junction type field effect transistor and its production |
| NL191525C (nl) * | 1977-02-02 | 1995-08-21 | Shinkokai Zaidan Hojin Handot | Halfgeleiderinrichting omvattende een stroomkanaalgebied van een eerste geleidingstype dat wordt omsloten door een van een stuurelektrode voorzien stuurgebied van het tweede geleidingstype. |
| US4104086A (en) * | 1977-08-15 | 1978-08-01 | International Business Machines Corporation | Method for forming isolated regions of silicon utilizing reactive ion etching |
| US4228450A (en) * | 1977-10-25 | 1980-10-14 | International Business Machines Corporation | Buried high sheet resistance structure for high density integrated circuits with reach through contacts |
| FR2480501A1 (fr) * | 1980-04-14 | 1981-10-16 | Thomson Csf | Dispositif semi-conducteur a grille profonde accessible par la surface et procede de fabrication |
| US4466180A (en) * | 1981-06-25 | 1984-08-21 | Rockwell International Corporation | Method of manufacturing punch through voltage regulator diodes utilizing shaping and selective doping |
| JPS5943545A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| US4543706A (en) * | 1984-02-24 | 1985-10-01 | Gte Laboratories Incorporated | Fabrication of junction field effect transistor with filled grooves |
| JPS6126261A (ja) * | 1984-07-16 | 1986-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 縦形ｍｏｓ電界効果トランジスタの製造方法 |
| US4611384A (en) * | 1985-04-30 | 1986-09-16 | Gte Laboratories Incorporated | Method of making junction field effect transistor of static induction type |
| US4835586A (en) * | 1987-09-21 | 1989-05-30 | Siliconix Incorporated | Dual-gate high density fet |
| US4845051A (en) * | 1987-10-29 | 1989-07-04 | Siliconix Incorporated | Buried gate JFET |
-
1989
- 1989-09-06 US US07/403,621 patent/US5066603A/en not_active Expired - Lifetime
-
1990
- 1990-08-14 EP EP90115601A patent/EP0416333A1/en not_active Withdrawn
- 1990-08-14 CA CA002023259A patent/CA2023259A1/en not_active Abandoned
- 1990-09-05 JP JP2233454A patent/JPH03101169A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0416333A1 (en) | 1991-03-13 |
| CA2023259A1 (en) | 1991-03-07 |
| US5066603A (en) | 1991-11-19 |
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