JPH03101237A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03101237A JPH03101237A JP1237286A JP23728689A JPH03101237A JP H03101237 A JPH03101237 A JP H03101237A JP 1237286 A JP1237286 A JP 1237286A JP 23728689 A JP23728689 A JP 23728689A JP H03101237 A JPH03101237 A JP H03101237A
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- JP
- Japan
- Prior art keywords
- ldd structure
- oxide film
- transistor
- resist pattern
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、
ＬＤＤ構造のトランジスタ作成の際、ＬＤＤ構造を必要
としないトランジスタのβ減少を防ぐことを目的とし、 ゲート電極上の酸化膜をマスクとして、ゲートの等方性
エツチングを行うことにより、側壁の幅を同一チップ内
で変えろるように構成する。
としないトランジスタのβ減少を防ぐことを目的とし、 ゲート電極上の酸化膜をマスクとして、ゲートの等方性
エツチングを行うことにより、側壁の幅を同一チップ内
で変えろるように構成する。
本発明は、半導体装置の製造方法に関し、更に詳しくは
微細トランジスタにはＬＤＤ構造、それ以外のＬＤＤ構
造を必要としないトランジスタには通常のソース／ドレ
イン構造に近くなるようにＬＤＤ構造形成時に作り分け
、ＬＤＤ構造を必要としないトランジスタのβの減少を
防ぐようにした半導体装置の製造方法に関する。
微細トランジスタにはＬＤＤ構造、それ以外のＬＤＤ構
造を必要としないトランジスタには通常のソース／ドレ
イン構造に近くなるようにＬＤＤ構造形成時に作り分け
、ＬＤＤ構造を必要としないトランジスタのβの減少を
防ぐようにした半導体装置の製造方法に関する。
〔従来技術および発明が解決しようとする課題〕近年５
ｉ−ＩＣの集積度の向上に伴い、パターン・サイズはま
すます縮小化されてきている。このパターン・サイズの
縮小化に伴い種々の影響が出て来ている。
ｉ−ＩＣの集積度の向上に伴い、パターン・サイズはま
すます縮小化されてきている。このパターン・サイズの
縮小化に伴い種々の影響が出て来ている。
すなわち、素子分離の間隔が狭くなるにつれて、ショー
ト・チャネル効果により寄生トランジスタのしきい値電
圧が低下する。この効果を防ぐために、基板濃度をさら
に高くしていくと、フィールド酸化膜直下の濃度ばかり
でなく素子形成領域にも拡散していくために、素子形成
領域のしきい値電圧の増加（ナロウ・チャネル効果）、
ソース・ドレインにおける接合耐圧の低下およびリーク
電流の増加、あるいはドレイン近傍における電界強度の
増加（ホット・キャリア効果が増大する）が起こってし
まうという問題があった。
ト・チャネル効果により寄生トランジスタのしきい値電
圧が低下する。この効果を防ぐために、基板濃度をさら
に高くしていくと、フィールド酸化膜直下の濃度ばかり
でなく素子形成領域にも拡散していくために、素子形成
領域のしきい値電圧の増加（ナロウ・チャネル効果）、
ソース・ドレインにおける接合耐圧の低下およびリーク
電流の増加、あるいはドレイン近傍における電界強度の
増加（ホット・キャリア効果が増大する）が起こってし
まうという問題があった。
このような問題はトランジスタの特性、信頼性を損い実
際の使用を防げることになる。
際の使用を防げることになる。
従来、このような問題を解決する一つの対策としてＬＤ
Ｄ構造のトランジスタが提案され実用化されている（Ｏ
ｇｕｒａ、 Ｓ、、 Ｙｓａｎｇ、 Ｐ、Ｊ、、 Ｍａ
ｋｅｒ、 Ｗ。
Ｄ構造のトランジスタが提案され実用化されている（Ｏ
ｇｕｒａ、 Ｓ、、 Ｙｓａｎｇ、 Ｐ、Ｊ、、 Ｍａ
ｋｅｒ、 Ｗ。
Ｗ、、 Ｃｈｒｉｔｃｈｌｏｗ、 ロ、Ｌ、
ａｎｄ ５ｈｅｐａｒｄ、 Ｉ、Ｆ、。
ａｎｄ ５ｈｅｐａｒｄ、 Ｉ、Ｆ、。
“Ｄｅｓｉｇｎａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉ
ｏｎ ｏｆ ｔｈｅ ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ−３ｏｕｒｃｅ Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ
Ｆｉｅｌｄ ＢｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ、
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
ＢｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｖｏｌ、 ＢＤ２
７． ＰＰ１３５９−１３６７、１９８０年）このＬＤ
Ｄ構造のトランジスタは次の考えに基づいて開発された
。すなわち、ピンチオフ状態で生じるドレイン空乏層の
ピーク電界強度を緩和することにより、８ＭＯ３ＦＡＴ
のホットキャリヤによる特性変動を防止せんとする。
ｏｎ ｏｆ ｔｈｅ ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒ
ａｉｎ−３ｏｕｒｃｅ Ｉｎ５ｕｌａｔｅｄ Ｇａｔｅ
Ｆｉｅｌｄ ＢｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ、
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ
ＢｌｅｃｔｒｏｎＤｅｖｉｃｅ Ｖｏｌ、 ＢＤ２
７． ＰＰ１３５９−１３６７、１９８０年）このＬＤ
Ｄ構造のトランジスタは次の考えに基づいて開発された
。すなわち、ピンチオフ状態で生じるドレイン空乏層の
ピーク電界強度を緩和することにより、８ＭＯ３ＦＡＴ
のホットキャリヤによる特性変動を防止せんとする。
通常のＭＯＳ ＦＢＴでは、ドレイン濃度は十分高くド
レイン近傍での空乏層は、基板側へ伸びる片側アブラプ
ト接合に近い状態である。そこで、ドレインの濃度を低
くすることで、空乏層をドレイン側にも伸ばし、基板側
で受は持つ電圧を小さくして電界を弱める。この低濃度
ドレイン構造を実現するために低濃度ｎ−領域と高濃度
ｎ＋ ドレイン領域の間にオフセット領域を設ける。こ
の方法が、通常ＬＤＤ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）構造とよばれている。オフセット領域は
、マスク工程を追加することでも形成できるが、マスク
合わせずれによるオフセット領域のバラツキが欠点であ
るため、側壁をゲートの側面に形成し、オフセット領域
を形成する方法がとられている。この方法によりｎ−層
の濃度を任意に設定することが可能である。
レイン近傍での空乏層は、基板側へ伸びる片側アブラプ
ト接合に近い状態である。そこで、ドレインの濃度を低
くすることで、空乏層をドレイン側にも伸ばし、基板側
で受は持つ電圧を小さくして電界を弱める。この低濃度
ドレイン構造を実現するために低濃度ｎ−領域と高濃度
ｎ＋ ドレイン領域の間にオフセット領域を設ける。こ
の方法が、通常ＬＤＤ （ｌｉｇｈｔｌｙ ｄｏｐｅｄ
ｄｒａｉｎ）構造とよばれている。オフセット領域は
、マスク工程を追加することでも形成できるが、マスク
合わせずれによるオフセット領域のバラツキが欠点であ
るため、側壁をゲートの側面に形成し、オフセット領域
を形成する方法がとられている。この方法によりｎ−層
の濃度を任意に設定することが可能である。
ところで、従来、このようなＬＤＤ構造を採用して半導
体装置を製造しようとする場合、第２図に示す工程図か
らも明らかなように、ＬＤＤ構造に必要な領域（図中、
左側）も必要でない領域（図中、右側）も同時に各プロ
セス工程が実施される。すなわち、ポリシリコンゲート
１の作成、このゲートをマスクとする低濃度拡散層２の
形成、ＣＶＤ法による層間絶縁膜３の形成、全面エツチ
ング（ＲＩＢ）による側壁４の形成、次いでイオン注入
による高濃度拡散層５の形成を行う。
体装置を製造しようとする場合、第２図に示す工程図か
らも明らかなように、ＬＤＤ構造に必要な領域（図中、
左側）も必要でない領域（図中、右側）も同時に各プロ
セス工程が実施される。すなわち、ポリシリコンゲート
１の作成、このゲートをマスクとする低濃度拡散層２の
形成、ＣＶＤ法による層間絶縁膜３の形成、全面エツチ
ング（ＲＩＢ）による側壁４の形成、次いでイオン注入
による高濃度拡散層５の形成を行う。
以上の説明からも明らかなように従来方法による場合、
特にＬＤＤ構造にする必要のないトランジスタも微細ト
ランジスタをＬＤＤ構造とする際に、ＬＤＤ構造となっ
てしまい、その結果、ソース／ドレイン抵抗が大きくな
り、βが小さくなってしまうという欠点が生じた。
特にＬＤＤ構造にする必要のないトランジスタも微細ト
ランジスタをＬＤＤ構造とする際に、ＬＤＤ構造となっ
てしまい、その結果、ソース／ドレイン抵抗が大きくな
り、βが小さくなってしまうという欠点が生じた。
〔課題を解決するための手段、および発明の作用〕本発
明は、かかる従来の欠点を解決するためになされたもの
であり、半導体基板上に導電体層およびその上に酸化膜
を形成し、該導電体層および酸化膜のパターンを形成し
、ＬＤＤ構造を必要としない領域のみレジストパターン
を形成し、このレジストパターンと酸化膜とをマスクと
してエツチングしてＬＤＤ構造を必要とする領域に酸化
膜のひさしを形成し、前記レジストを除去し、基板と反
対型の不純物を注入し、層間絶縁膜を全面に形成し、全
面エツチングを行い、次いで基板と反対型の不純物を注
入することを特徴とする。
明は、かかる従来の欠点を解決するためになされたもの
であり、半導体基板上に導電体層およびその上に酸化膜
を形成し、該導電体層および酸化膜のパターンを形成し
、ＬＤＤ構造を必要としない領域のみレジストパターン
を形成し、このレジストパターンと酸化膜とをマスクと
してエツチングしてＬＤＤ構造を必要とする領域に酸化
膜のひさしを形成し、前記レジストを除去し、基板と反
対型の不純物を注入し、層間絶縁膜を全面に形成し、全
面エツチングを行い、次いで基板と反対型の不純物を注
入することを特徴とする。
すなわち、本発明方法は、微細トランジスタにはＬＤＤ
構造、それ以外のＬＤＤ構造を必要としないトランジス
タには通常のソース／ドレイン構造に近くなるようにＬ
ＤＤ構造形成時に作り分け、ＬＤＤ構造を必要としない
トランジスタのβの減少を防ぐようにしたものである。
構造、それ以外のＬＤＤ構造を必要としないトランジス
タには通常のソース／ドレイン構造に近くなるようにＬ
ＤＤ構造形成時に作り分け、ＬＤＤ構造を必要としない
トランジスタのβの減少を防ぐようにしたものである。
以下、更に実施例により本発明を説明する。
第１図は本発明方法の一実施例を示す工程図であり、こ
の工程図に従って説明する。図中、左側はＬＤＤ構造の
必要なトランジスタ（あるいは領域）を示し、右側は特
にＬＤＤ構造にする必要のないトランジスタ（あるいは
領域）を示す。
の工程図に従って説明する。図中、左側はＬＤＤ構造の
必要なトランジスタ（あるいは領域）を示し、右側は特
にＬＤＤ構造にする必要のないトランジスタ（あるいは
領域）を示す。
通常のプロセスに従い、半導体基板６上のゲート材料（
多結晶シリコン）７上に酸化膜８を形成する。次いでゲ
ートパターンをフォトリソグラフィー法によりレジスト
に転写しゲートレジストパターン９を形成する。次いで
、このゲートレジストパターン９をマスクとしてゲート
材料８および酸化膜７をエツチングし、レジストを除去
して導電体層１０および酸化膜１１のパターンを形成す
る。
多結晶シリコン）７上に酸化膜８を形成する。次いでゲ
ートパターンをフォトリソグラフィー法によりレジスト
に転写しゲートレジストパターン９を形成する。次いで
、このゲートレジストパターン９をマスクとしてゲート
材料８および酸化膜７をエツチングし、レジストを除去
して導電体層１０および酸化膜１１のパターンを形成す
る。
このエツチングは異方性ドライエツチング（ＲＩＢ）に
より行う。
より行う。
次いで、ＬＤＤ構造を必要としない部分のトランジスタ
（領域）（図面左側）のみに、フォトリソグラフィーに
よりレジストパターン１２を形成し、等方性エツチング
を行いＬＤＤ構造を必要とするトランジスタ（領域）に
酸化膜のひさしｌｌａを形成する。なお、前記レジスト
パターン１２は等方性エツチングの際、ＬＤＤ構造を必
要としない領域ではマスクとして作用している。
（領域）（図面左側）のみに、フォトリソグラフィーに
よりレジストパターン１２を形成し、等方性エツチング
を行いＬＤＤ構造を必要とするトランジスタ（領域）に
酸化膜のひさしｌｌａを形成する。なお、前記レジスト
パターン１２は等方性エツチングの際、ＬＤＤ構造を必
要としない領域ではマスクとして作用している。
この等方性エツチング量により、導電体層１０（例えば
ポリシリコン層）上の酸化層のひさし１１ａの長さは変
化せしめることができ、従って以下の側壁形成の際のそ
の幅を変化させることができる。
ポリシリコン層）上の酸化層のひさし１１ａの長さは変
化せしめることができ、従って以下の側壁形成の際のそ
の幅を変化させることができる。
なお、等方性エツチングは５ｉｎ２に対して高い選択比
をもつ条件を用いて行う。これにより同一チップ内で選
択的に酸化膜のひさしをつくり分けることができる。こ
のように選択的エツチングを行った後、レジスト１２を
除去する。
をもつ条件を用いて行う。これにより同一チップ内で選
択的に酸化膜のひさしをつくり分けることができる。こ
のように選択的エツチングを行った後、レジスト１２を
除去する。
次にＬＤＤ構造を形成する。このために、まず、基板と
反対型の不純物を注入し不純物拡散層１３を形成する。
反対型の不純物を注入し不純物拡散層１３を形成する。
この場合、酸化膜のひさしｌｌａの存在のため、酸化膜
のひさしｌｌａの直下の拡散層１３ａは、他の部分より
低濃度となる。このプロセスは次のように行う。まず、
不純物領域のみ開口する様なレジストパターンを形成す
る。そののち、不純物をイオン注入法により打ち込む。
のひさしｌｌａの直下の拡散層１３ａは、他の部分より
低濃度となる。このプロセスは次のように行う。まず、
不純物領域のみ開口する様なレジストパターンを形成す
る。そののち、不純物をイオン注入法により打ち込む。
酸化膜ひさし１１の直下の部分の不純物濃度が低濃度と
なる様に加速エネルギー、ドーズ量、酸化膜の膜厚を選
ぶ。適切な条件にすると、酸化膜ひさし下辺外の部分に
、比較的不純物濃度の高い領域をつくることもできる。
なる様に加速エネルギー、ドーズ量、酸化膜の膜厚を選
ぶ。適切な条件にすると、酸化膜ひさし下辺外の部分に
、比較的不純物濃度の高い領域をつくることもできる。
次に側壁を形成する。これは、ソース・ドレイン形成の
為に行うイオン注入の際先に作った低濃度の不純物拡散
層１３ａに、高濃度の不純物が上記拡散層に注入されな
いようにするためである。この為にはＣＶＤ法により層
間絶縁膜１４を全面に形成する。次いでＲＩＥにより全
面エツチングを行い側壁１５を形成する。
為に行うイオン注入の際先に作った低濃度の不純物拡散
層１３ａに、高濃度の不純物が上記拡散層に注入されな
いようにするためである。この為にはＣＶＤ法により層
間絶縁膜１４を全面に形成する。次いでＲＩＥにより全
面エツチングを行い側壁１５を形成する。
次にソース・ドレイン形成の為、ソース・ドレイン領域
のみ開口したレジストパターン形成後、ポリシリコン又
は側壁をマスクにして基板と反対型の不純物を高濃度で
注入し、第２回目の拡散層１６を形成する。
のみ開口したレジストパターン形成後、ポリシリコン又
は側壁をマスクにして基板と反対型の不純物を高濃度で
注入し、第２回目の拡散層１６を形成する。
以上のプロセスにより不純物濃度分布の異なるＬＤＤ構
造を選択的に形成できる。すなわち、ＬＤＤ構造の必要
な領域には低濃度拡散層を形成・維持でき、ＬＤＤ構造
の不必要な領域にはそのような低濃度拡散層は形成しな
い。
造を選択的に形成できる。すなわち、ＬＤＤ構造の必要
な領域には低濃度拡散層を形成・維持でき、ＬＤＤ構造
の不必要な領域にはそのような低濃度拡散層は形成しな
い。
以上説明したように本発明は構成したものであるから、
同一チップ内においてＬＤＤ構造のトランジスタとＬＤ
Ｄ構造にする必要のないトランジスタ（通常のソース／
ドレイン構造に近いトランジスタ）の２種類を作成でき
かつ低濃度拡散領域幅の異なるトランジスタを作成でき
る効果を奏する。
同一チップ内においてＬＤＤ構造のトランジスタとＬＤ
Ｄ構造にする必要のないトランジスタ（通常のソース／
ドレイン構造に近いトランジスタ）の２種類を作成でき
かつ低濃度拡散領域幅の異なるトランジスタを作成でき
る効果を奏する。
従って、ＬＤＤ構造の不必要なトランジスタ部分には従
来方法におけるような低濃度拡散層は形成しないため、
ソース／ドレイン抵抗によるトランジスタのβの減少を
防ぐ効果を奏する。
来方法におけるような低濃度拡散層は形成しないため、
ソース／ドレイン抵抗によるトランジスタのβの減少を
防ぐ効果を奏する。
第１図は、本発明方法の一実施例を示す工程図であり、
第２図は、従来方法を示す工程図である。
６・・・半導体基板、
７・・・ゲート材料、
訃・・酸化膜、
９・・・ゲートレジストパターン、
１０・・・導電体層、
１１・・・酸化膜、
１１ａ・・・酸化膜のひさし、
１２・・・レジストパターン、
１３・・・第一の不純物拡散層、
１４・・・層間絶縁膜、
１５・・・側壁、
１６・・・第二の不純物拡散層。
従来方法の工程図
第２図
Claims (1)
- 【特許請求の範囲】 １、（１）半導体基板上に導電体層およびその上に酸化
膜を形成し、 （２）該導電体層および酸化膜のパターンを形成し、 （３）ＬＤＤ構造を必要としない領域のみレジストパタ
ーンを形成し、エッチングしてＬＤＤ構造を必要とする
領域に酸化膜のひさしを形成し、（４）前記レジストを
除去し、 （５）基板と反対型の不純物を注入し、 （６）層間絶縁膜を全面に形成し、 （７）全面エッチングを行い、次いで （８）基板と反対型の不純物を注入することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237286A JPH03101237A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237286A JPH03101237A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101237A true JPH03101237A (ja) | 1991-04-26 |
Family
ID=17013132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237286A Pending JPH03101237A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222868A (ja) * | 2001-01-29 | 2002-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-09-14 JP JP1237286A patent/JPH03101237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222868A (ja) * | 2001-01-29 | 2002-08-09 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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