JPH03101264A - 相補型電界効果トランジスタの製造方法 - Google Patents
相補型電界効果トランジスタの製造方法Info
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- JPH03101264A JPH03101264A JP2117058A JP11705890A JPH03101264A JP H03101264 A JPH03101264 A JP H03101264A JP 2117058 A JP2117058 A JP 2117058A JP 11705890 A JP11705890 A JP 11705890A JP H03101264 A JPH03101264 A JP H03101264A
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- polysilicon
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型電界効果トランジスタ装置の製造方法に
係り、特に相補型絶縁ゲート電界効果トランジスタより
なる集積回路装置（以下ＣＭＯＳＩＣと略称する）の金
属電極配線と基板表面の拡散層領域を電気的に接続する
ためのコンタクト開口部の製造方法に関する。
係り、特に相補型絶縁ゲート電界効果トランジスタより
なる集積回路装置（以下ＣＭＯＳＩＣと略称する）の金
属電極配線と基板表面の拡散層領域を電気的に接続する
ためのコンタクト開口部の製造方法に関する。
従来、０ＭＯ８ＩＣに於てＰ型拡散層領域（以下Ｐ型領
域と略称する）上にある前記コンタクト開口部とＮ型拡
散層領域（以下Ｎ型領域と略称する）上にあるコンタク
ト開口部を、同時にフォトエツチングにより形成し、基
板シリコン表面のソース・ドレインとして働らく拡散層
領域とアルミ配線とを直接接触させることにより、電気
的に接続させている。この従来法では、ソース・ドレイ
ンとして働らく拡散層領域内にコンタクト開口部が完全
に包含されないと、前記アルミ配線と基板シリコンもし
くは基板シリコン表面に形成されたウェル領域との間で
ショートあるいはリークが発生することが知られており
、そのため従来はソース・ドレインとして働く拡散層領
域内にコンタクト開口部が完全に包含されるように、パ
ターン設計上で余裕をもたせるようにしていた。
域と略称する）上にある前記コンタクト開口部とＮ型拡
散層領域（以下Ｎ型領域と略称する）上にあるコンタク
ト開口部を、同時にフォトエツチングにより形成し、基
板シリコン表面のソース・ドレインとして働らく拡散層
領域とアルミ配線とを直接接触させることにより、電気
的に接続させている。この従来法では、ソース・ドレイ
ンとして働らく拡散層領域内にコンタクト開口部が完全
に包含されないと、前記アルミ配線と基板シリコンもし
くは基板シリコン表面に形成されたウェル領域との間で
ショートあるいはリークが発生することが知られており
、そのため従来はソース・ドレインとして働く拡散層領
域内にコンタクト開口部が完全に包含されるように、パ
ターン設計上で余裕をもたせるようにしていた。
このため、どうしてもパターン面積を小さくすることが
できず不利となっていた。
できず不利となっていた。
本発明の目的は、０ＭＯ８ＩＣにおいて、コンタクト開
口部がソース・ドレインとして働く拡散層領域から一部
はずれたときでも、基板シリコンもしくは基板シリコン
表面に形成されたウェル領域との間のショートもしくは
リークを防止できる０ＭＯ８ＩＣの製造方法を提供する
ものである。
口部がソース・ドレインとして働く拡散層領域から一部
はずれたときでも、基板シリコンもしくは基板シリコン
表面に形成されたウェル領域との間のショートもしくは
リークを防止できる０ＭＯ８ＩＣの製造方法を提供する
ものである。
次に実施例により、本発明を説明する。コンタクト孔開
口前までは通常のＣＭＯＳシリコンゲートと略同じであ
る。コンタクト開口前の構造を図第１図に示す。第１図
（ａ）は平面図、第１図（ｂ）はそのＡＡ’断面図であ
り、■はＮ型シリコン基板、２はＰウェル、３はフィー
ルド酸化膜、４はＮ＋型拡散領域、６，７はそれぞれの
拡散領域上のシリコン酸化膜、８はポリシリコンゲート
電極である。以後の工程の各段階におけるＡＡ’断面を
第２図（ａ）乃至第２図（ｄ）に示す。まずＮ＋拡散層
領域４にコンタクト孔９を開口する（第２図（ａ））。
口前までは通常のＣＭＯＳシリコンゲートと略同じであ
る。コンタクト開口前の構造を図第１図に示す。第１図
（ａ）は平面図、第１図（ｂ）はそのＡＡ’断面図であ
り、■はＮ型シリコン基板、２はＰウェル、３はフィー
ルド酸化膜、４はＮ＋型拡散領域、６，７はそれぞれの
拡散領域上のシリコン酸化膜、８はポリシリコンゲート
電極である。以後の工程の各段階におけるＡＡ’断面を
第２図（ａ）乃至第２図（ｄ）に示す。まずＮ＋拡散層
領域４にコンタクト孔９を開口する（第２図（ａ））。
全面にリンをドープしたポリシリコンを成長し、写真食
刻法によりコンタクト孔９上にのみ前記ポリシリコン１
０を残す（第２図（ｂ乃。次に高温の酸化性雰囲気に於
てポリシリコン１０の表面を酸化すると同時に、コンタ
クト孔９を通してリンをシリコン基板表面に拡散して拡
散層領域４′を形成スる。これによりコンタクト孔９が
Ｎ”拡散層領域４より一部はずれた場合でも、完全なＰ
Ｎ接合が形成され、電流リークが発生しない。次にフォ
トエツチングによりポリシリコン１０上およびＰ＋拡散
領域５上にコンタクト孔１１および１３を形成する（第
２図（Ｃ））。次に全面にポロンをイオン注入して拡散
層領域５′を形成する。このイオン注入によって、コン
タクト孔１３が、Ｐ＋拡散領域５から一部はずれたとき
でも完全なＰＮ接合が形成されリークがでない。最後に
アルミ電極配線１４を形成しく第２図（ｄ））、必要な
拡散領域ないしはポリシリコンを電気的に結ぶ。
刻法によりコンタクト孔９上にのみ前記ポリシリコン１
０を残す（第２図（ｂ乃。次に高温の酸化性雰囲気に於
てポリシリコン１０の表面を酸化すると同時に、コンタ
クト孔９を通してリンをシリコン基板表面に拡散して拡
散層領域４′を形成スる。これによりコンタクト孔９が
Ｎ”拡散層領域４より一部はずれた場合でも、完全なＰ
Ｎ接合が形成され、電流リークが発生しない。次にフォ
トエツチングによりポリシリコン１０上およびＰ＋拡散
領域５上にコンタクト孔１１および１３を形成する（第
２図（Ｃ））。次に全面にポロンをイオン注入して拡散
層領域５′を形成する。このイオン注入によって、コン
タクト孔１３が、Ｐ＋拡散領域５から一部はずれたとき
でも完全なＰＮ接合が形成されリークがでない。最後に
アルミ電極配線１４を形成しく第２図（ｄ））、必要な
拡散領域ないしはポリシリコンを電気的に結ぶ。
本発明によれば、Ｐ型領域およびＮ型領域のいずれのコ
ンタクト開口部にも、コンタクト開口後、あらためてＰ
Ｎ接合が形成されるため、ソース・ドレインとして働く
拡散層領域内にフンタクト開口部が完全に包含されなく
ても、金属電極配線と基板シリコンもしくは、基板シリ
コン表面に形成されたウェル領域との間のショートもし
くは、リークの発生を防止できる０ＭＯ８ＩＣが製造可
能となり、コンタクト開口部と、ソース・ドレインとし
て働く拡散層領域との間に設計上の余裕をもたせる必要
がなくなり、０ＭＯ８ＩＣの面積を小さくする上で特に
効果がある。
ンタクト開口部にも、コンタクト開口後、あらためてＰ
Ｎ接合が形成されるため、ソース・ドレインとして働く
拡散層領域内にフンタクト開口部が完全に包含されなく
ても、金属電極配線と基板シリコンもしくは、基板シリ
コン表面に形成されたウェル領域との間のショートもし
くは、リークの発生を防止できる０ＭＯ８ＩＣが製造可
能となり、コンタクト開口部と、ソース・ドレインとし
て働く拡散層領域との間に設計上の余裕をもたせる必要
がなくなり、０ＭＯ８ＩＣの面積を小さくする上で特に
効果がある。
第１図（ａ）はコンタクト開口前の構造を示す平面図、
第１図（ｂ）は第１図（ａ）の断面図、第２図（ａ）乃
至第２図（ｄ）は本発明の一実施例を示すコンタクト以
後の工程の各段階における断面図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐウ
ェル、３・・・・・・フィールド酸化膜、４・・・・・
・Ｎ＋型拡散領域、５．５′・・・・・・Ｐ＋拡散領域
、６，６′・・・・・・Ｎ＋型拡散領域上のシリコン酸
化膜、７・・・・・・Ｐ＋型拡散領域上のシリコン酸化
膜、８・・・・・・ポリシリコンゲート電極、９・・・
・・・Ｎ＋梨型拡散領上コンタクト孔、１０・・・・・
・リンをドープしたポリシリコン、１１・・・・・・リ
ンをドープしたポリシリコン上のコンタクト孔、１２・
・・・・・リンをドープしたポリシリコン上のシリコン
酸化膜、１３・・・・・・Ｐ＋型拡散領域上のコンタク
ト孔、１４・・・・・・アルミ電極配線、１５・・・・
・・１図
第１図（ｂ）は第１図（ａ）の断面図、第２図（ａ）乃
至第２図（ｄ）は本発明の一実施例を示すコンタクト以
後の工程の各段階における断面図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐウ
ェル、３・・・・・・フィールド酸化膜、４・・・・・
・Ｎ＋型拡散領域、５．５′・・・・・・Ｐ＋拡散領域
、６，６′・・・・・・Ｎ＋型拡散領域上のシリコン酸
化膜、７・・・・・・Ｐ＋型拡散領域上のシリコン酸化
膜、８・・・・・・ポリシリコンゲート電極、９・・・
・・・Ｎ＋梨型拡散領上コンタクト孔、１０・・・・・
・リンをドープしたポリシリコン、１１・・・・・・リ
ンをドープしたポリシリコン上のコンタクト孔、１２・
・・・・・リンをドープしたポリシリコン上のシリコン
酸化膜、１３・・・・・・Ｐ＋型拡散領域上のコンタク
ト孔、１４・・・・・・アルミ電極配線、１５・・・・
・・１図
Claims (1)
- 一導電チャンネル型ＭＯＳトランジスタのソース、ドレ
インとしての第１不純物領域および逆導電チャンネル型
ＭＯＳトランジスタのソース、ドレインとしての第２不
純物領域を有する半導体基板表面を絶縁層で覆う工程と
、前記第１不純物領域の一部を露出させる第１のコンタ
クト開口を前記絶縁層に選択的に形成する工程と、前記
第１不純物領域と同じ導電型の第１不純物がドープされ
た多結晶シリコン層で前記第１のコンタクト開口を埋め
るとともに当該多結晶シリコン層を前記絶縁層の一部に
延在形成する工程と、熱処理によって前記多結晶シリコ
ン層の表面を酸化するとともに前記第１不純物を前記多
結晶シリコン層から前記半導体基板に拡散させる工程と
、前記多結晶シリコン層の表面に形成された酸化膜に第
２のコンタクト開口を形成すると同時に前記絶縁膜に第
３のコンタクト開口を形成して前記第２不純物領域の一
部を露出させる工程と、前記第２不純物領域と同じ導電
型の不純物を前記第３のコンタクト開口を介して前記半
導体基板に導入する工程と、前記第２および第３のコン
タクト開口を介して前記多結晶シリコン層と前記第２不
純物領域とを電気的に接続する導電層を形成する工程と
を含む相補型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117058A JPH03101264A (ja) | 1990-05-07 | 1990-05-07 | 相補型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117058A JPH03101264A (ja) | 1990-05-07 | 1990-05-07 | 相補型電界効果トランジスタの製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253280A Division JPS56129365A (en) | 1980-03-14 | 1980-03-14 | Preparation of complementary field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101264A true JPH03101264A (ja) | 1991-04-26 |
Family
ID=14702388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117058A Pending JPH03101264A (ja) | 1990-05-07 | 1990-05-07 | 相補型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187375A (ja) * | 1985-10-18 | 1986-05-02 | Nec Corp | 半導体装置の製造方法 |
| JPH0832033A (ja) * | 1994-06-30 | 1996-02-02 | Micron Technol Inc | 埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51137384A (en) * | 1975-05-23 | 1976-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Semi conductor device manufacturing method |
| JPS51142929A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Production method of n channel mis semiconductor devices |
| JPS5260571A (en) * | 1975-11-13 | 1977-05-19 | Nec Corp | Semiconductor device |
| JPS5333074A (en) * | 1976-09-08 | 1978-03-28 | Sanyo Electric Co Ltd | Production of complementary type insulated gate field effect semiconductor device |
| JPS53142196A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Bipolar type semiconductor device |
-
1990
- 1990-05-07 JP JP2117058A patent/JPH03101264A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51137384A (en) * | 1975-05-23 | 1976-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Semi conductor device manufacturing method |
| JPS51142929A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Production method of n channel mis semiconductor devices |
| JPS5260571A (en) * | 1975-11-13 | 1977-05-19 | Nec Corp | Semiconductor device |
| JPS5333074A (en) * | 1976-09-08 | 1978-03-28 | Sanyo Electric Co Ltd | Production of complementary type insulated gate field effect semiconductor device |
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| JPS6187375A (ja) * | 1985-10-18 | 1986-05-02 | Nec Corp | 半導体装置の製造方法 |
| JPH0832033A (ja) * | 1994-06-30 | 1996-02-02 | Micron Technol Inc | 埋込コンタクトと拡散領域間の低抵抗電流パスを形成する方法および該埋込コンタクトを有する半導体装置 |
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