JPH03104351A - 平衡信号受信回路 - Google Patents
平衡信号受信回路Info
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- JPH03104351A JPH03104351A JP1240689A JP24068989A JPH03104351A JP H03104351 A JPH03104351 A JP H03104351A JP 1240689 A JP1240689 A JP 1240689A JP 24068989 A JP24068989 A JP 24068989A JP H03104351 A JPH03104351 A JP H03104351A
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- H03K5/125—Discriminating pulses
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- Monitoring And Testing Of Transmission In General (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
送信された平衡信号を入力し、その入力電圧が零Ｖを通
過したときに出力の論理が反転するステップ状の入出力
特性を有する差動増幅器、および該平衡信号の送信が断
となったときにアラーム信号を送出するアラーム発生手
段を備えた平衡信号受信回路に関し、 平衡入力に低抵抗を接続することにより流れる平衡信号
のアンバランス戒分を根本的に排除し、電磁放射ノイズ
を生じさせることなく、平衡信号の断検出をも行い得る
平衡信号受信回路を提供することを目的とし、 平衡信号を共通に入力する２つの差動増幅器であって、
前記入出力特性を負にバイアスした第１の入出力特性お
よび正にバイアスした第２の入出力特性をそれぞれ有す
る第１差動増幅器および第２差動増幅器と、入力電圧が
零Ｖおよびその近傍にバイアスされたバイアス範囲外に
あるときは前記差動増幅器の出力の論理をそのまま通過
させ、そのバイアス範囲内にあるときは、該出力の通過
をしゃ断すると共に前記アラーム信号を送出する論理ゲ
ート部とを設けるように構或し、さらに、前記アラーム
信号を積分する積分部を具備するように構或する。
過したときに出力の論理が反転するステップ状の入出力
特性を有する差動増幅器、および該平衡信号の送信が断
となったときにアラーム信号を送出するアラーム発生手
段を備えた平衡信号受信回路に関し、 平衡入力に低抵抗を接続することにより流れる平衡信号
のアンバランス戒分を根本的に排除し、電磁放射ノイズ
を生じさせることなく、平衡信号の断検出をも行い得る
平衡信号受信回路を提供することを目的とし、 平衡信号を共通に入力する２つの差動増幅器であって、
前記入出力特性を負にバイアスした第１の入出力特性お
よび正にバイアスした第２の入出力特性をそれぞれ有す
る第１差動増幅器および第２差動増幅器と、入力電圧が
零Ｖおよびその近傍にバイアスされたバイアス範囲外に
あるときは前記差動増幅器の出力の論理をそのまま通過
させ、そのバイアス範囲内にあるときは、該出力の通過
をしゃ断すると共に前記アラーム信号を送出する論理ゲ
ート部とを設けるように構或し、さらに、前記アラーム
信号を積分する積分部を具備するように構或する。
送信された平衡信号を入力し、その入力電圧が零Ｖを通
過したときに出力の論理が反転するステップ状の入出力
特性を有する差動増幅器、および該平衡信号の送信が断
となったときにアラーム信号を送出するアラーム発生手
段を備えた平衡信号受信回路に関する。
過したときに出力の論理が反転するステップ状の入出力
特性を有する差動増幅器、および該平衡信号の送信が断
となったときにアラーム信号を送出するアラーム発生手
段を備えた平衡信号受信回路に関する。
平衡信号を送信する平衡信号送信回路と、ペア線を介し
て該平衡信号を受信する平衡信号受信回路とを有する平
衡伝送システムについて述べる。
て該平衡信号を受信する平衡信号受信回路とを有する平
衡伝送システムについて述べる。
このようなシステムにおいて、平衡信号送信回路と平衡
信号受信回路とが遠く隔てて設置される場合、送信回路
側で発生した異常を受信回路側に即座に通知する特別の
信号路を設けるということは一般にしていない。ここで
言う異常とは、平衡信号の送信が断となることであり、
例えば、送信回路側での送信電源断や、送信回路側での
ペア線用コネクタの離脱（抜け）等が原因となる。この
ため、上記平衡信号受信回路としては、平衡信号の送信
が断となったときにアラーム信号を送出するアラーム発
生手段を備えることが必要不可欠となる。
信号受信回路とが遠く隔てて設置される場合、送信回路
側で発生した異常を受信回路側に即座に通知する特別の
信号路を設けるということは一般にしていない。ここで
言う異常とは、平衡信号の送信が断となることであり、
例えば、送信回路側での送信電源断や、送信回路側での
ペア線用コネクタの離脱（抜け）等が原因となる。この
ため、上記平衡信号受信回路としては、平衡信号の送信
が断となったときにアラーム信号を送出するアラーム発
生手段を備えることが必要不可欠となる。
第１０図は平衡信号受信回路の一般的な要部構成を示す
図である。前述した送信電源断や送信回路側でのペア線
用コネクタの抜け等に起因して平衡信号の送信が断にな
った場合、平衡信号受信回路（以下単に受信回路とも称
す）の出力電位（論理）を確定する必要がある。出力電
位（論理）を゛Ｈ”（ｈｉｇｈ）または“Ｌ”（ｌｏｗ
）のいずれかに確定させないと当該異常に対処できない
からである。またこの異常に対処すべく、何らかのアラ
ーム発生手段を備え、アラーム信号を送出する必要があ
る。
図である。前述した送信電源断や送信回路側でのペア線
用コネクタの抜け等に起因して平衡信号の送信が断にな
った場合、平衡信号受信回路（以下単に受信回路とも称
す）の出力電位（論理）を確定する必要がある。出力電
位（論理）を゛Ｈ”（ｈｉｇｈ）または“Ｌ”（ｌｏｗ
）のいずれかに確定させないと当該異常に対処できない
からである。またこの異常に対処すべく、何らかのアラ
ーム発生手段を備え、アラーム信号を送出する必要があ
る。
上記の出力電位の確定のため一般には第１０図のように
高インピーダンスを導入する。本図において、１０は平
衡信号受信回路の主要部をなす差動増幅器であり、いわ
ゆるＯＰアンプである。この差動増幅器１０の入力に、
高インピーダンス（１０Ｋは１０ＫΩの抵抗を表す）を
もってオフセット電圧を印加する。なお、本図では、差
動増幅器１０と抵抗Ｃ１０Ｋ）とがＩＣ内に形成される
例を示しており、ＩＣの入力にペア線Ｌ（線をクロスさ
せた記号で示す）が接続されて平衡信号Ｓ ｉａを受信
し、出力Ｌ ｏｕｔを送出する。
高インピーダンスを導入する。本図において、１０は平
衡信号受信回路の主要部をなす差動増幅器であり、いわ
ゆるＯＰアンプである。この差動増幅器１０の入力に、
高インピーダンス（１０Ｋは１０ＫΩの抵抗を表す）を
もってオフセット電圧を印加する。なお、本図では、差
動増幅器１０と抵抗Ｃ１０Ｋ）とがＩＣ内に形成される
例を示しており、ＩＣの入力にペア線Ｌ（線をクロスさ
せた記号で示す）が接続されて平衡信号Ｓ ｉａを受信
し、出力Ｌ ｏｕｔを送出する。
しかしながら上記の手法は現実的ではない。なぜなら、
受信回路の前段にはペア線Ｌと整合をとるために終端抵
抗を接続するのが通例だからである。
受信回路の前段にはペア線Ｌと整合をとるために終端抵
抗を接続するのが通例だからである。
第１１図は現実に用いられる平衡信号受信回路を示す図
である。第１０図と異なるのは、差動増幅器１０の前段
に上記の終端抵抗が設けられている点であり、現実には
このような終端抵抗を用いるのが通例である。なお、本
図では終端抵抗として極めて一般的な１００Ωの場合を
示している。
である。第１０図と異なるのは、差動増幅器１０の前段
に上記の終端抵抗が設けられている点であり、現実には
このような終端抵抗を用いるのが通例である。なお、本
図では終端抵抗として極めて一般的な１００Ωの場合を
示している。
ところが、本図に示す受信回路には不都合がある。この
不都合とは、その終端抵抗の抵抗値が１００Ωと非常に
低いため、既述の異常時（送信電源断やペア線用コネク
タの抜け）には、差動増幅器１０の入力がいわばショー
ト状態となり、出力Ｌ ｏｕｔのレベルが不定・になる
ことである。
不都合とは、その終端抵抗の抵抗値が１００Ωと非常に
低いため、既述の異常時（送信電源断やペア線用コネク
タの抜け）には、差動増幅器１０の入力がいわばショー
ト状態となり、出力Ｌ ｏｕｔのレベルが不定・になる
ことである。
このような不都合を解消するための一策として次に述べ
るような受信回路が提案されている。
るような受信回路が提案されている。
第１２図は第１１図の回路による不都合を解消するため
の回路構戒を示す図である。本図の受信回路と第１１図
の受信回路と比較して異なるのは、差動増幅器１０の入
力に１０ＫΩより低い一対のＩＫΩ（プルアップ抵抗Ｕ
、プルダウン抵抗Ｄ）の抵抗を終端抵抗（１００Ω）と
直列に接続している点である。
の回路構戒を示す図である。本図の受信回路と第１１図
の受信回路と比較して異なるのは、差動増幅器１０の入
力に１０ＫΩより低い一対のＩＫΩ（プルアップ抵抗Ｕ
、プルダウン抵抗Ｄ）の抵抗を終端抵抗（１００Ω）と
直列に接続している点である。
なお、本図では受信回路を、第１０図と同様、ＩＣとし
て表している。
て表している。
本図の構戒は、上記の抵抗（ＩＫ）による抵抗分圧によ
り、受信回路の入力に、強制的にバイアスを印加するも
のであり、これにより、出力Ｌ。ｕｔのレベルが不定に
なるという不都合を解消している。
り、受信回路の入力に、強制的にバイアスを印加するも
のであり、これにより、出力Ｌ。ｕｔのレベルが不定に
なるという不都合を解消している。
かくして第１２図に示す、受信回路入力段の３つの抵抗
（ＩＫΩ，１００Ω，ＩＫΩ）が既述の異常時を表示す
るためのアラーム発生手段となる。この異常発生時には
、該アラーム発生手段の働きにより、出力Ｌ。ｕｔは安
定に“Ｈ″または“Ｌ”に固定される。この固定された
出力Ｌ。ｕｔはすなわち該アラーム発生手段からのアラ
ーム信号となる。
（ＩＫΩ，１００Ω，ＩＫΩ）が既述の異常時を表示す
るためのアラーム発生手段となる。この異常発生時には
、該アラーム発生手段の働きにより、出力Ｌ。ｕｔは安
定に“Ｈ″または“Ｌ”に固定される。この固定された
出力Ｌ。ｕｔはすなわち該アラーム発生手段からのアラ
ーム信号となる。
第１２図の受信回路は十分実用に供し得るアラーム発生
手段を備えることになる。
手段を備えることになる。
しかしながら、このように受信回路の平衡入力に、１０
０Ωを挾んでＩＫΩという低抵抗を配置してアラーム発
生手段としたことから、次のような問題が生ずる。
０Ωを挾んでＩＫΩという低抵抗を配置してアラーム発
生手段としたことから、次のような問題が生ずる。
第１３図は第１２図の受信回路によりもたらされる問題
を説明するための図であり、図中点線の波形は理想的な
バランス波形である。なお、波形ＡおよびＢはそれぞれ
第１２図の線Ａおよび線Ｂに現れる平衡信号の一部を示
す。この理想的なバランス波形は、上記の受信回路の平
衡入力における低抵抗によってバランスを失いアンバラ
ンス波形となる。これは、第１２図のプルアップ抵抗Ｕ
によって線八の信号レベルが下方にシフトし、逆にプル
ダウン抵抗Ｄ （ＩＫΩ）によって線Ｂの信号レベルが
上方にシフトするからである。
を説明するための図であり、図中点線の波形は理想的な
バランス波形である。なお、波形ＡおよびＢはそれぞれ
第１２図の線Ａおよび線Ｂに現れる平衡信号の一部を示
す。この理想的なバランス波形は、上記の受信回路の平
衡入力における低抵抗によってバランスを失いアンバラ
ンス波形となる。これは、第１２図のプルアップ抵抗Ｕ
によって線八の信号レベルが下方にシフトし、逆にプル
ダウン抵抗Ｄ （ＩＫΩ）によって線Ｂの信号レベルが
上方にシフトするからである。
このようなアンバランスの平衡信号を伝送するとき、特
にレベルの切り換わり時点（ｔｌ．ｔ２・・・）毎に有
害な電磁波が放射され、現在、欧米でそして我国でも特
に問題視されるようになったＥ Ｍ Ｉ （Ｅｌｅｃｔ
ｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の
発生源となる。これが問題である。
にレベルの切り換わり時点（ｔｌ．ｔ２・・・）毎に有
害な電磁波が放射され、現在、欧米でそして我国でも特
に問題視されるようになったＥ Ｍ Ｉ （Ｅｌｅｃｔ
ｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）の
発生源となる。これが問題である。
したがって本発明は上記問題点に鑑み、平衡入力に低抵
抗を接続することにより流れる平衡信号のアンバランス
戒分を根本的に排除し、電磁放射ノイズを生しさせるこ
となく、平衡信号の断検出をも行い得る平衡信号受信回
路を提供することを目的とするものである。
抗を接続することにより流れる平衡信号のアンバランス
戒分を根本的に排除し、電磁放射ノイズを生しさせるこ
となく、平衡信号の断検出をも行い得る平衡信号受信回
路を提供することを目的とするものである。
第１図は本発明の原理構或を示す図である。本図におい
て、１０は前述した差動増幅器であり、平衡信号Ｓ，，
，に対応する出力Ｌ。ｕｔを送出する。２１は第１差動
増幅器、２２は第２差動増幅器であって、これらは差動
増幅器１０と共に、平衡信号Ｓ ｉｎを共通に入力する
．，２３は論理ゲート部であって、出力Ｌ ｏｕｔに所
定の操作を加えて出力Ｌ ’ ６ｕｔを送出すると共に
、アラーム手段をも内蔵する。
て、１０は前述した差動増幅器であり、平衡信号Ｓ，，
，に対応する出力Ｌ。ｕｔを送出する。２１は第１差動
増幅器、２２は第２差動増幅器であって、これらは差動
増幅器１０と共に、平衡信号Ｓ ｉｎを共通に入力する
．，２３は論理ゲート部であって、出力Ｌ ｏｕｔに所
定の操作を加えて出力Ｌ ’ ６ｕｔを送出すると共に
、アラーム手段をも内蔵する。
好ましくは、前記アラーム手段に対しさらに積分部２４
を付加し、アラーム信号ＡＬとする。
を付加し、アラーム信号ＡＬとする。
第１および第２差動増幅器２１および２２は、差動？幅
器１０の入出力特性を負にバイアスした第１の入出力特
性および正にバイアスした第２の入出力特性をそれぞれ
有する。ここに差動増幅器１０の入出力特性は、平衡信
号Ｓｉｎの入力電圧が零Ｖを通過したときに出力Ｌ。ａ
ｔの論理が反転するステップ状をなす。
器１０の入出力特性を負にバイアスした第１の入出力特
性および正にバイアスした第２の入出力特性をそれぞれ
有する。ここに差動増幅器１０の入出力特性は、平衡信
号Ｓｉｎの入力電圧が零Ｖを通過したときに出力Ｌ。ａ
ｔの論理が反転するステップ状をなす。
論理ゲート部２３は、前記入力電圧が前記零Ｖおよびそ
の近傍にバイアスされたバイアス範囲外にあるときは差
動増幅器１０の出力Ｌ。ｕｔの論理をそのまま通過させ
、そのバイアス範囲内にあるときは、該出力Ｌ０■の通
過をしゃ断すると共にアラーム信号ＡＬを送出する。
の近傍にバイアスされたバイアス範囲外にあるときは差
動増幅器１０の出力Ｌ。ｕｔの論理をそのまま通過させ
、そのバイアス範囲内にあるときは、該出力Ｌ０■の通
過をしゃ断すると共にアラーム信号ＡＬを送出する。
また積分部２４は、アラーム信号ＡＬを積分する。
第２図は本発明の一実施例を示す回路図である。
本図において、第１図と同様の構成要素には同一の参照
番号または記号を付して示す。なお、差動増幅器の入力
段のＶＡ，Ｖ，は可変のバイアス電圧を意味し、後の動
作説明において用いる。
番号または記号を付して示す。なお、差動増幅器の入力
段のＶＡ，Ｖ，は可変のバイアス電圧を意味し、後の動
作説明において用いる。
？変バイアス電圧ＶＡおよびＶＢは差動増幅器１０をな
すＯＰアンプの非反転入力（＋）および反転入力（−）
にそれぞれ印加される。このことは、第１差動増幅器２
１をなすＯＰアンブについても同様である。第２差動増
幅器２２をなすＯＰアンブについては、非反転入力（＋
）と反転入力（＝）を入れ替えて■１およびＶｌ＋を受
信する。
すＯＰアンプの非反転入力（＋）および反転入力（−）
にそれぞれ印加される。このことは、第１差動増幅器２
１をなすＯＰアンブについても同様である。第２差動増
幅器２２をなすＯＰアンブについては、非反転入力（＋
）と反転入力（＝）を入れ替えて■１およびＶｌ＋を受
信する。
第１および第２の差動増幅器２１および２２の各出力は
ＮＡＮＤゲート３１の各入力に印加される。このＮＡＮ
ｏＶ − ｝３１の出力と差動増幅器１０の出力はＡＮ
Ｄゲート３２の各入力に印加される。このＡＮＤゲート
３２の出力Ｌ′。■は本来の出力論理である。
ＮＡＮＤゲート３１の各入力に印加される。このＮＡＮ
ｏＶ − ｝３１の出力と差動増幅器１０の出力はＡＮ
Ｄゲート３２の各入力に印加される。このＡＮＤゲート
３２の出力Ｌ′。■は本来の出力論理である。
出力Ｌ。ｕｔからＬ′。．を得るための論理操作はＮＡ
ＮＤゲート３１の出力により制御される。このＮＡＮロ
ゲート３１の出力はまたアラーム信号ＡＬでもある。
ＮＤゲート３１の出力により制御される。このＮＡＮロ
ゲート３１の出力はまたアラーム信号ＡＬでもある。
この場合、例えばＣＲ積分回路からなる積分部２４を通
してアラーム信号ＡＬを得るのが好ましい。
してアラーム信号ＡＬを得るのが好ましい。
上記実施例の動作を以下に詳細に説明する。
第３図は本発明の動作説明のための差動増幅器を示す図
であり、第１図の各差動増幅器（ＯＰアンプ）に相当す
る。第３図は、差動増幅器の入力バイアス電圧を可変に
設定できることを表す。ただしこのこと自体はＯＰアン
プについて周知である。具体的にはＯＰアンプを構或す
る内部素子の定数を適宜選択することにより、任意の入
力バイアス電圧を設定できる。ただし、図では分かり易
く電圧可変のＤＣ電源（ＶＡ，Ｖｓ ）で模擬して示す
。このように入力バイアス電圧を任意に設定することに
より、差動増幅器（ＯＰアンプ）の入出力特性を任意に
変えることができる。
であり、第１図の各差動増幅器（ＯＰアンプ）に相当す
る。第３図は、差動増幅器の入力バイアス電圧を可変に
設定できることを表す。ただしこのこと自体はＯＰアン
プについて周知である。具体的にはＯＰアンプを構或す
る内部素子の定数を適宜選択することにより、任意の入
力バイアス電圧を設定できる。ただし、図では分かり易
く電圧可変のＤＣ電源（ＶＡ，Ｖｓ ）で模擬して示す
。このように入力バイアス電圧を任意に設定することに
より、差動増幅器（ＯＰアンプ）の入出力特性を任意に
変えることができる。
第４図は第３図のＯＰアンプの入出力特性を表す図であ
り、特に入力バイアス電圧（ｖ．−ＶＢ ）を変えたと
きの入出力特性を示す。Ｖ ｏ ｕ ｔはＯＰアンブの
出力電位（出力論理）である。本図のグラフの示すとこ
ろによれば、ｖＡ−ｖ，の正（ＶＡ＞ＶＷ）負（ｖＡ＜
Ｖ８）に応じて、それぞれ■の入出力特性および■の入
出力特性を示す。
り、特に入力バイアス電圧（ｖ．−ＶＢ ）を変えたと
きの入出力特性を示す。Ｖ ｏ ｕ ｔはＯＰアンブの
出力電位（出力論理）である。本図のグラフの示すとこ
ろによれば、ｖＡ−ｖ，の正（ＶＡ＞ＶＷ）負（ｖＡ＜
Ｖ８）に応じて、それぞれ■の入出力特性および■の入
出力特性を示す。
Ｖ，＝Ｖ，のときは■の入出力特性を示す。この入出力
特性■は、入力電圧が零Ｖを通過したときに出力（Ｖ．
．ｔ ）の論理が反転（“Ｌ”→“Ｈ゜”または“Ｈ”
→“Ｌ”）するステップ状の入出力特性である。したが
って入出力特性Ｏは、既述の差動増幅器１０が有する入
出力特性であり、また通常のＯＰアンプの入出力特性で
もある。
特性■は、入力電圧が零Ｖを通過したときに出力（Ｖ．
．ｔ ）の論理が反転（“Ｌ”→“Ｈ゜”または“Ｈ”
→“Ｌ”）するステップ状の入出力特性である。したが
って入出力特性Ｏは、既述の差動増幅器１０が有する入
出力特性であり、また通常のＯＰアンプの入出力特性で
もある。
これに対し、第１の入出力特性のは入出力特性■を負に
バイアスしたものであり、既述の第１差動増幅器２１に
は、この第１の入出力特性を持たせる。逆に、第２の入
出力持性■は入出力持性■を正にバイアスしたものであ
り、既述の第２差動増幅器２２には、この第２の入出力
特性を持たせる。
バイアスしたものであり、既述の第１差動増幅器２１に
は、この第１の入出力特性を持たせる。逆に、第２の入
出力持性■は入出力持性■を正にバイアスしたものであ
り、既述の第２差動増幅器２２には、この第２の入出力
特性を持たせる。
第５図は実施例の説明に用いる図であり、第３図に示す
○Ｐアンプを２個並列接続したものである。そして第２
図の実施例との対応で言えば、第１および第２差動増幅
器２１および２２に相当する。
○Ｐアンプを２個並列接続したものである。そして第２
図の実施例との対応で言えば、第１および第２差動増幅
器２１および２２に相当する。
これらの出力は第２図のＮＡＮＤゲート３１に印加され
る。動作は第６図を参照して説明する。
る。動作は第６図を参照して説明する。
第６図は第５図の動作説明に用いる図であり、第６図の
（１）は第１差動増幅器２１の入出力特性を示し、既述
の第１の入出力特性（第４図の■）に相当する。同図の
（２）は第２差動増幅器２２の入出力特性を示し、既述
の第２の入出力特性（第４図の■を反転）に相当する。
（１）は第１差動増幅器２１の入出力特性を示し、既述
の第１の入出力特性（第４図の■）に相当する。同図の
（２）は第２差動増幅器２２の入出力特性を示し、既述
の第２の入出力特性（第４図の■を反転）に相当する。
したがって、これら第１および第２の入出力特性を有す
る第１および第２差動増幅器２１および２２に共通の入
力電圧を印加し、これらの出力をＮＡＮＤゲート３１に
印加すれば、その出力Ｎ。，は第６図の（３）の如くな
る。
る第１および第２差動増幅器２１および２２に共通の入
力電圧を印加し、これらの出力をＮＡＮＤゲート３１に
印加すれば、その出力Ｎ。，は第６図の（３）の如くな
る。
すなわち、入力電圧が零■およびその近傍にバイアスさ
れたバイアス範囲ＢＳ内にあるときはＮ。ｕｔは“Ｌ”
となり、該バイアス範囲ＢＳ外にあるときは、入力電圧
の正負にかかわらずＮ。ｔは“Ｈ”となる。この第゜６
図で特に注目すべき点は、ハイアス範囲ＢＳの生或であ
り、このときのＮ。ｕｔ＝“Ｌ Ｉ＋を利用して、既述
の異常の検出を行う。具体的に述べると、本発明の平衡
信号受信回路は、既述のＥＭＩ発生の要因となる第１２
図のプルアップ抵抗Ｕおよびプルダウン抵抗Ｄを排除す
るものであるが、１００Ωの終端抵抗は受信回路の入力
段に依然存在する。この状態で既述の異常が発生すると
、その低抵抗の終端抵抗のために受信回路の入力はショ
ート状態となり、入力電圧は零Ｖと等価になる。この零
■は、ＮＡＮＤゲート３１の出力（Ｎｏｕｔ ）におい
て“Ｌ Ｉ＋として現れる（第６図の（３）参照）。結
局、既述の異常時に、“Ｌ”に確定した出力が得られ、
これをもってアラーム信号とすることができる。この“
Ｌ”の幅（すなわち第６図（３）のバイアス範囲ＢＳ）
があるのは、上記ショート状態においてペア線Ｌに侵入
するノイズ（通常、０．５■より小）によって、Ｎ ｏ
ｕ ｔの論理が安定して“Ｌ”に固定されないことを
防止するためである。一例として、バイアス範囲ＢＳは
ＩＶ（零■を中心として＋０．５Ｖおよび０．５Ｖ）幅
である。
れたバイアス範囲ＢＳ内にあるときはＮ。ｕｔは“Ｌ”
となり、該バイアス範囲ＢＳ外にあるときは、入力電圧
の正負にかかわらずＮ。ｔは“Ｈ”となる。この第゜６
図で特に注目すべき点は、ハイアス範囲ＢＳの生或であ
り、このときのＮ。ｕｔ＝“Ｌ Ｉ＋を利用して、既述
の異常の検出を行う。具体的に述べると、本発明の平衡
信号受信回路は、既述のＥＭＩ発生の要因となる第１２
図のプルアップ抵抗Ｕおよびプルダウン抵抗Ｄを排除す
るものであるが、１００Ωの終端抵抗は受信回路の入力
段に依然存在する。この状態で既述の異常が発生すると
、その低抵抗の終端抵抗のために受信回路の入力はショ
ート状態となり、入力電圧は零Ｖと等価になる。この零
■は、ＮＡＮＤゲート３１の出力（Ｎｏｕｔ ）におい
て“Ｌ Ｉ＋として現れる（第６図の（３）参照）。結
局、既述の異常時に、“Ｌ”に確定した出力が得られ、
これをもってアラーム信号とすることができる。この“
Ｌ”の幅（すなわち第６図（３）のバイアス範囲ＢＳ）
があるのは、上記ショート状態においてペア線Ｌに侵入
するノイズ（通常、０．５■より小）によって、Ｎ ｏ
ｕ ｔの論理が安定して“Ｌ”に固定されないことを
防止するためである。一例として、バイアス範囲ＢＳは
ＩＶ（零■を中心として＋０．５Ｖおよび０．５Ｖ）幅
である。
再び本発明の実施例である第２図に戻ると、異常時にお
いてＮＡＮＤゲート３１は“Ｌ”を出力する。
いてＮＡＮＤゲート３１は“Ｌ”を出力する。
この“Ｌ″゜は一方においてアラーム信号ＡＬ（正常時
は“Ｈ”）となる。また他方においては、ＡＮＤゲート
３２の一方の入力に印加され、これを閉とする。このた
め、差動増幅器■０からの出力し。ｕｔはしゃ断される
。つまり、論理ゲート部２３からの出力Ｌ′。．は、前
記入力電圧がバイアス範囲Ｂ？外にあるとき、Ｌ ｏｕ
ｔをそのまま通過させた出力であり、そのバイアス範囲
ＢＳ内にあるときはＬ ｏｕｔをしゃ断した出力である
。ＢＳ内にあるときＬ ｏｕｔをしゃ断することは、受
信回路の後段にノイズを波及させない効果をもたらす。
は“Ｈ”）となる。また他方においては、ＡＮＤゲート
３２の一方の入力に印加され、これを閉とする。このた
め、差動増幅器■０からの出力し。ｕｔはしゃ断される
。つまり、論理ゲート部２３からの出力Ｌ′。．は、前
記入力電圧がバイアス範囲Ｂ？外にあるとき、Ｌ ｏｕ
ｔをそのまま通過させた出力であり、そのバイアス範囲
ＢＳ内にあるときはＬ ｏｕｔをしゃ断した出力である
。ＢＳ内にあるときＬ ｏｕｔをしゃ断することは、受
信回路の後段にノイズを波及させない効果をもたらす。
したがって、Ｌ′。．は、次の第７図（４）に示すとお
り、Ｌｃｌ■とは若干異なる。
り、Ｌｃｌ■とは若干異なる。
第７図は第２図における主要部の入出力特性を示す図で
あり、本図の（１）および（２）は第６図の（１）およ
び（２）と同様、第１および第２差動増幅器２１および
２２の入出力特性を示す。第７図の（３）は差動増幅器
１０の入出力特性を示す。
あり、本図の（１）および（２）は第６図の（１）およ
び（２）と同様、第１および第２差動増幅器２１および
２２の入出力特性を示す。第７図の（３）は差動増幅器
１０の入出力特性を示す。
そして、これら増幅器１０ ． ２１および２２の各出
力を、論理ゲート部２３に入力して得た出力Ｌ′。ｕｔ
は第７図の（４）に示すとおり、本来Ｌ。ｕｔ （第
７図の（３）に等しい）とは若干異なるが、論理回路と
しては実用上何の支障もない。むしろ、入力電圧が零■
近傍のときに混入するノイズによって出力が不安定にな
るのを防止するという利点をもたらす。
力を、論理ゲート部２３に入力して得た出力Ｌ′。ｕｔ
は第７図の（４）に示すとおり、本来Ｌ。ｕｔ （第
７図の（３）に等しい）とは若干異なるが、論理回路と
しては実用上何の支障もない。むしろ、入力電圧が零■
近傍のときに混入するノイズによって出力が不安定にな
るのを防止するという利点をもたらす。
かくしてバイアス範囲ＢＳの導入により、既述の異常時
に、確定した論理”Ｌ”゜が得られ、安定したアラーム
信号ＡＬが得られることになる。
に、確定した論理”Ｌ”゜が得られ、安定したアラーム
信号ＡＬが得られることになる。
このアラーム信号ＡＬについて詳しく検討すると、平衡
信号Ｓ ｉｎのレベルの切り換わり時に入力電圧が零■
になる（第１３図のｔ１や１２）。したがってこのｔ１
やＬ２の前後で第２図のＮＡＮＤゲート３１の出力Ｎ。
信号Ｓ ｉｎのレベルの切り換わり時に入力電圧が零■
になる（第１３図のｔ１や１２）。したがってこのｔ１
やＬ２の前後で第２図のＮＡＮＤゲート３１の出力Ｎ。
ｕＬは“Ｌ゜”となる。しかしこの場合のＮ。ｕｔ ＝
゜“Ｌ”は異常時におけるＮ０．＝“Ｌ”とは異なるの
で、これらを区別する必要がある。正常時におけるＮ０
．＝″Ｌ”は前述のｔ１やＬ２で瞬間的に発生するもの
であるのに対し、異常時におけるＮ。ｕｔ＝“Ｌ゛は継
続して発生する。このことに着目すれば、Ｎｏｕｔ＝“
Ｌ″゛を積分し、所定値以下となったときに真実のアラ
ーム信号ＡＬとすればよいことが分かる。このために設
けたのが積分部２４である。ただし、アラーム信号ＡＬ
によりトリガーされるアラーム処理回路（図示せず）で
このような積分機能を有しているのであれば、受信回路
としてそのような積分部２４を設けるには及ばない。
゜“Ｌ”は異常時におけるＮ０．＝“Ｌ”とは異なるの
で、これらを区別する必要がある。正常時におけるＮ０
．＝″Ｌ”は前述のｔ１やＬ２で瞬間的に発生するもの
であるのに対し、異常時におけるＮ。ｕｔ＝“Ｌ゛は継
続して発生する。このことに着目すれば、Ｎｏｕｔ＝“
Ｌ″゛を積分し、所定値以下となったときに真実のアラ
ーム信号ＡＬとすればよいことが分かる。このために設
けたのが積分部２４である。ただし、アラーム信号ＡＬ
によりトリガーされるアラーム処理回路（図示せず）で
このような積分機能を有しているのであれば、受信回路
としてそのような積分部２４を設けるには及ばない。
最後に本発明の変形例を述べておく。第８図は第５図の
変形例を示す図であり、第５図の第２差動増幅器２２の
反転および非反転入力を入れ替える。
変形例を示す図であり、第５図の第２差動増幅器２２の
反転および非反転入力を入れ替える。
すなわち、第２差動増幅器２２の入出力特性を、第９図
の（２）の如くにする。第９図は第８図の動作説明に用
いる図であり、第６図と対応する。そして第５図のＮＡ
ＮＤゲート３１をＥＸＮＯＲゲート４１に置きかえる。
の（２）の如くにする。第９図は第８図の動作説明に用
いる図であり、第６図と対応する。そして第５図のＮＡ
ＮＤゲート３１をＥＸＮＯＲゲート４１に置きかえる。
そうするとＥＸＮＯＲゲート４１の出力Ｅ。ｕｔは、第
９図（３）に示す如くなり、ＮＡＮＤゲート３１の出力
Ｎ ｏ ｖ ｔと全く同じ入出力特性を示すことになる
。
９図（３）に示す如くなり、ＮＡＮＤゲート３１の出力
Ｎ ｏ ｖ ｔと全く同じ入出力特性を示すことになる
。
以上説明したように本発明によれば既述した平衡信号の
アンバランス或分による雑音（電磁波）の発生を根本的
に排除すると共に、異常時には確定した論理“Ｌ”を論
理ゲート部から得ることができ、トラブル対処が確実に
行われる。
アンバランス或分による雑音（電磁波）の発生を根本的
に排除すると共に、異常時には確定した論理“Ｌ”を論
理ゲート部から得ることができ、トラブル対処が確実に
行われる。
第１図は本発明の原理構或を示す図、
第２図は本発明の一実施例を示す回路図、第３図は本発
明の動作説明のための差動増幅器を示す図、 第４図は第３図の○Ｐアンプの入出力特性を表す図、 第５図は実施例の説明に用いる図、 第６図は第５図の動作説明に用いる図、第７図は第２図
における主要部の入出力特性を示す図、 第８図は第５図の変形例を示す図、 第９図は第８図の動作説明に用いる図、第１０図は平衡
信号受信回路の一般的な要部構或を示す図、 第１１図は現実に用いられる平衡信号受信回路を示す図
、 第１２図は第１１図の回路による不都合を解消するため
の回路構成を示す図、 第１３図は第１２図の受信回路によりもたらされる問題
を説明するための図である。 図において、 １０・・・差動増幅器、 ２１・・・第１差動増幅器、 ２２・・・第２差動増幅器、 ２３・・・論理ゲート部、 ２４・・・積分部、 Ｓ ｉｎ・・・平衡信号、 Ｌ ｏｕｔ・・・出力、 ＡＬ・・・アラーム信号。
明の動作説明のための差動増幅器を示す図、 第４図は第３図の○Ｐアンプの入出力特性を表す図、 第５図は実施例の説明に用いる図、 第６図は第５図の動作説明に用いる図、第７図は第２図
における主要部の入出力特性を示す図、 第８図は第５図の変形例を示す図、 第９図は第８図の動作説明に用いる図、第１０図は平衡
信号受信回路の一般的な要部構或を示す図、 第１１図は現実に用いられる平衡信号受信回路を示す図
、 第１２図は第１１図の回路による不都合を解消するため
の回路構成を示す図、 第１３図は第１２図の受信回路によりもたらされる問題
を説明するための図である。 図において、 １０・・・差動増幅器、 ２１・・・第１差動増幅器、 ２２・・・第２差動増幅器、 ２３・・・論理ゲート部、 ２４・・・積分部、 Ｓ ｉｎ・・・平衡信号、 Ｌ ｏｕｔ・・・出力、 ＡＬ・・・アラーム信号。
Claims (1)
- 【特許請求の範囲】 １、送信された平衡信号（Ｓ＿ｉ＿ｎ）を入力し、その
入力電圧が零Ｖを通過したときに出力の論理が反転する
ステップ状の入出力特性を有する差動増幅器（１０）、
および該平衡信号（Ｓ＿ｉ＿ｎ）の送信が断となったと
きにアラーム信号を送出するアラーム発生手段を備えた
平衡信号受信回路において、前記平衡信号（Ｓ＿ｉ＿ｎ
）を共通に入力する２つの差動増幅器であって、前記入
出力特性を負にバイアスした第１の入出力特性および正
にバイアスした第２の入出力特性をそれぞれ有する第１
差動増幅器（２１）および第２差動増幅器（２２）と、
前記入力電圧が前記零Ｖおよびその近傍にバイアスされ
たバイアス範囲（ＢＳ）外にあるときは前記差動増幅器
（１０）の出力（Ｌ＿ｏ＿ｕ＿ｔ）の論理をそのまま通
過させ、そのバイアス範囲（ＢＳ）内にあるときは、該
出力（Ｌ＿ｏ＿ｕ＿ｔ）の通過をしゃ断すると共に前記
アラーム信号を送出する論理ゲート部（２３）とを設け
ることを特徴とする平衡信号受信回路。 ２、前記アラーム信号を積分する積分部（２４）を具備
する請求項１記載の平衡信号受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240689A JPH03104351A (ja) | 1989-09-19 | 1989-09-19 | 平衡信号受信回路 |
| US07/584,737 US5087832A (en) | 1989-09-19 | 1990-09-19 | Balanced signal receiving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240689A JPH03104351A (ja) | 1989-09-19 | 1989-09-19 | 平衡信号受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104351A true JPH03104351A (ja) | 1991-05-01 |
Family
ID=17063245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240689A Pending JPH03104351A (ja) | 1989-09-19 | 1989-09-19 | 平衡信号受信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5087832A (ja) |
| JP (1) | JPH03104351A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417776B1 (en) | 1999-08-30 | 2002-07-09 | Nec Corporation | Input buffer circuit having function for detecting cable connection |
| JP2006054742A (ja) * | 2004-08-13 | 2006-02-23 | Nec Micro Systems Ltd | 信号検出回路 |
| JP2009207096A (ja) * | 2008-02-29 | 2009-09-10 | Thine Electronics Inc | 入力バッファ回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI580984B (zh) * | 2015-10-27 | 2017-05-01 | 力晶科技股份有限公司 | 電壓校正電路及電壓校正系統 |
| CN106209172A (zh) * | 2016-08-31 | 2016-12-07 | 宁波祈禧智能科技股份有限公司 | 一种电源线与信号线共用的电路 |
| CN106249659A (zh) * | 2016-08-31 | 2016-12-21 | 宁波祈禧智能科技股份有限公司 | 一种通过检测电压变化来得到信号脉冲的电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4225795A (en) * | 1978-05-30 | 1980-09-30 | General Electric Company | Coincidence circuit for a protective relay circuit |
| US4945261A (en) * | 1989-03-27 | 1990-07-31 | National Semiconductor Corporation | Level and edge sensitive input circuit |
-
1989
- 1989-09-19 JP JP1240689A patent/JPH03104351A/ja active Pending
-
1990
- 1990-09-19 US US07/584,737 patent/US5087832A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417776B1 (en) | 1999-08-30 | 2002-07-09 | Nec Corporation | Input buffer circuit having function for detecting cable connection |
| JP2006054742A (ja) * | 2004-08-13 | 2006-02-23 | Nec Micro Systems Ltd | 信号検出回路 |
| JP2009207096A (ja) * | 2008-02-29 | 2009-09-10 | Thine Electronics Inc | 入力バッファ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5087832A (en) | 1992-02-11 |
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