JPH03105463A - 演算処理装置及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、所定の乗算演算及び加算演算を順次行うデジ
タル演算処理装置に関し、特に、その構成を大幅に簡略
化するとともに、処理速度の向上を図ったものである。

（従来の技術） 一般に、２つのデジタルデータＡ，　　Ｂをｌ−Ｋ：Ｋ
（０≦Ｋ≦１）なる割合で混合して新たなデータＭを算
出する場合においては、 Ｍ＝　（１−Ｋ）ＸＡ十ＫＸＢ　　　　　・　（１）式
といった演算式が用いられ、この式からも明らかなよう
にＭを求めるために２回の乗算演算と１回の加算演算と
が必要となる。

また、逐次変化するデータＡ，　　Ｂ，　　Ｋを用いて
このような演算処理をリアルタイムで行う場合に、１個
の乗算器で２回の乗算演算を時分割処理することが演算
時間との関係で不可能な場合には、（１　−Ｋ）×Ａと
ＫＸＢとを並列に乗算処理する２個の乗算器及び１個の
加算器が必要となり、そのようなデジタル演算処理装置
としては第４図に示すものが知られていた。

すなわち、このデジタル演算処理装置は、図示のように
各３ビットのデジタルデータ（被乗算）（Ａ；ａＯ＋　
ａ　ｌ＋　ａ２）（Ｂ；ｔ）ｏ，　ｂｌ＋　ｂｚ）を、
同じく３ビットのデジタルデータ（乗数）（Ｋ；ｋｏ，
ｋ−＋，ｋ−２）に基づいてｌ−Ｋ：Ｋの割合で混合し
てＭ　（＝ｍ　２　ｍ　ｌｍ　ｏ＊　ｍ−＋ｙ　ｍ−ｚ
）を算出するものであり、（１−Ｋ）ＸＡの乗算処理を
行う第１の乗算器（１０１）と、ＫＸＢの乗算処理を行
う第２の乗算器（１０２）及び各乗算器（１０１，　　
１０２）の演算出力を加算処理する加算器（１０３）と
を備えて構成されている。

なお、第４図において、上記乗数１−ＫはＪ（ｊｏ，ｊ
−＋．　ｊ−ｚ）として表わしている。

また、上記各乗算器（１０１）　（１０２）は図示のよ
うに各９つの論理積回路（以下ｒＡＮＤ回路」という）
　（１０４〜１１２，　　１１３〜１２０）及び各ＡＮ
Ｄ回路の出力を所定の重み付けで加算処理する加算器（
１２１，１２２）から構成されており、上記各ＡＮＤ回
路はＪＸＡ，ＫＸＢの論理積演算を行う。

さらに、上記第１の乗算器（１０１）にはラッチ回路（
１２３）を介して一方の上記デジタルデータＡが供給さ
れるとともに、ラッチ回路（１２４）を介してデジタル
データＪが供給され、上記第２の乗算器（１０２）には
ラッチ回路（１２５）を介して他方の上記デジタルデー
タＢが供給されるとともに、ラッチ回路（１２６）を介
してデジタルデータＩ《が供給される。

なお、上記ラッチ回路（１２４）に供給される」二記デ
ジタルデータＪ，すなわち、Ｋの補数データは、変換器
（１２７）にて上記デジタルデータＫに基づいて（１−
Ｋ）なる減算処理（ビット反転）して求められるもので
ある。

次に、上述のような構成のデジタル演算処理装置の動作
について説明する。

まず、上記第１の乗算器（１０１）の動作についてみる
と、この乗算器（１０１）の上記各ＡＮＤ回路（１０４
〜１１２）によって、各３ビットの上記データＡ　（　
ａ　ｏ＊　ａ　＋　＋　ａ　２　）とＪ　（ｊ　ｏ　，
　ｊ−＋，　ｊ−２）との論理積演算を行う。

すなわち、上記ＡＮＤ回路（１０４〜１０６）にて構成
される第１群（１０１ａ）の各ＡＮＤ回路（ＩＯ４〜１
０６）の一方の入力端子には乗数Ｊの最上位桁（２°）
のビットデータ（ｊ０）が供給されるとともに、被乗数
Ａの各ビットデータ（ａ２１　ａｌ，ａｏ）が各々供給
され、これらの論理積演算を行う。

これによって、この第１群（１０１ａ）の各ＡＮＤ回路
（１０４〜１０６）からは、ＪＯａ２１　　ＪＯａｌｌ
ＪＯａＯの各論理積が出力される。

以下、ＡＮＤ回路（１０７〜ｌ０９）にて構成される第
２群（１０ｌｂ）の各ＡＮＤ回路は乗算Ｊの第２桁（２
−’）のビットデータ（　ｊ　−＋　）と被乗数Ａとの
論理積演算を行い、ＡＮＤ回路（１１０−１１２）から
構成される第３群（１０１ｃ）の各ＡＮＤ回路は乗数Ｊ
の最下位桁（２−”）のビットデータ（　ｊ　−ｚ　）
と被乗数Ａとの論理積演算を行う。

これによって、上記第２群（ｉｏｘｂ）及び第３群（１
０１ｃ）の各ＡＮＤ回路（１０７　〜１１２）からは、
Ｊ−１ａ　２＋　Ｊ−１ａ　Ｉ＋　　Ｊ−１ａＯ＋　　
ｊ−２ａ　２＋　　Ｊ−２ａｌ，ｊ−２ａｏの各論理積
が出力される。

なお、これらＡＮＤ回路（１０４〜１１２）による論理
積演算は、３桁の数どうしの乗算、すなわち、ａ２　　
　　ａｌ　　　　ａＱ なる演算におけるＸの部分の演算に相当する。

次に、上述のように求められた各論理積を、上記加算器
（１２１）によって上記（２）式におけるＹの部分に相
当する加算演算を行い、Ｓ２，Ｓ１，Ｓｏ，Ｓ−１，Ｓ
−２なる加算出力（乗算結果）を得る。

なお、上記加算器（１２１）としては、例えば第５図に
示すように複数の半加算器（１２８〜ｌ３０）と全加算
器（１３１〜ｌ３２）及びＯＲ回路（１３３）とから構
成されている。

一方、上記第２の乗算器（１０２）も上述のような第１
の乗算器（１０１）と同様に動作して、第１群（１０２
ａ）ないし第３群（１０２ｃ）の各ＡＮＤ回路（１１３
〜１２ｌ）を用いて被乗算数Ｂ（ｂｏ，　ｂ＋＋　　ｂ
２）と乗数Ｋ　（ｋ　，），　ｋ−＋，　ｋ−，ｚ）と
の論理積演算を行うとともに、加算器（１２２）を用い
て加算演算を行い、これによって加算出力（乗算結果）
ｊ２１ｔｌｌｔｏ，ｔ−＋，ｔ〜２を得る。

そして、上述のように演算して算出された加算出力Ｓ２
〜Ｓ−＋，ｔ２〜ｔ−２は加算器（１０３）に供給され
て加算演算され、これによって上記（１）式にて算出さ
れるＭ　（ｍ　２　ｍ　，　ｍ　，），　ｍ−＋ｍ−ｚ
）を得る。

（発明が解決しようとしている課題） 上述のように、従来の技術を用いて上記（１）式のよう
な演算処理を十分に高速で行う場合には、２個の乗算器
（１０１，　　１０２）と１個の加算器（１０３）とが
必然的に必要となる。

このため、この種のデジタル演算処理装置の回路規模が
大きくなるためにコストアップの原因となるとともに、
回路を構成する素子数が極めて多いために信頼性が低下
してしまうという問題がある。

さらに、各乗算器（１０１，　１０２）と加算器（１０
３）とが従属に接続されるとともに、各乗算器（１０１
，１　０２）において論理積演算と加算演算とを行う必
要があるため、このデジタル演算処理装置における演算
処理時間、すなわちデータの入力から出力までの遅延時
間が長くなってしまうという問題がある。

（課題を解決するための手段） 本発明は上述のような実情に鑑みてなされたものであり
、回路規模を小さく、かつ構成素子数を少なくしてコス
トダウンを図ることができるとともに、信頼性を向上さ
せ、さらに演算処理速度を短縮することができるデジタ
ル演算処理装置を提供することを目的とする。

そして、本発明は、この目的を達成するために、１つ以
上の乗数と、複数の被乗数とを入力として持ち、一の乗
数とーの被乗数との乗算出力及び上記一の乗数の補数と
他の被乗数との乗算出力とを加算して出力する演算処理
装置であって、上記一の乗数に基づいて生成される複数
の制御信号によって上記一の被乗数あるいは他の被乗数
を各々選択的に出力するセレクタと、これらセレクタの
出力を加算する加算器とから成ることを特徴とする演算
処理装置を提供するものである。

（作用） 本発明によれば、乗数に基づく制御信号に応じて適宜切
り換えられるセレクタを用いることによって、従来のこ
の種処理装置における重複部分を不要にすることができ
、これによって回路規模を小さくするとともに、構成素
子数を大幅に少なくする。

また、被乗数Ａに対する演算処理とＢに対する演算処理
を同時に実行するため、上記（１）式に示す演算に要す
る時間が大幅に短縮される。

（実施例） 以下、本発明に係る演算処理装置の好適な実施例を第１
図ないし第３図を用いて詳細に説明する。

本実施例に係る演算処理装置は、各３ビットのデジタル
データ（被乗数）Ａ　（ａ２１　ａ　Ｉｔ　ａｏ）、Ｂ
（ｂ２．ｂ，，ｂ（，）と同じく３ビットのデジタルデ
ータ（乗数）　Ｋ　（ｋ　Ｏ　，　ｋ−＋，　ｋ−ｚ）
とに基づいて上記（１）式のような演算処理を実行する
デジタル演算処理装置であり、第１ないし第３のセレク
タ（２０１，　２０２，　　２０３）と加算器（２０４
）及び上記乗数Ｋから上記各セレクタ（２０１，　２０
２，　２０３）をスイッチング制御するための制御信号
Ｐ（ｐｐ−２，ｐ　ｌ，　ｐ　２）を生成する変換器（
２０５）を備えて構成されている。

すなわち、入力端子（２０６）には一方の上記被乗数Ａ
が供給され、この被乗数Ａの各ビットデータ（ａ２，　
ａＩ＋　ａＯ）はラッチ回路（２０７）にてラッチされ
てタイミング制御された後にバスラインを介して各セレ
クタ（２０１〜２０３）の一方の入力端子（「Ｏ」側）
に各々供給される。

同様に、他の入力端子（２０８）には他方の上記被乗数
Ｂが供給され、この被乗数Ｂの各ビットデータ（ｂ２，
ｔ）Ｉ＋　　ｂｏ）はラッチ回路（２．０９）にてラッ
チされて上記被乗数Ａのラッチ出力タイミングに同期す
るように制御された後に上記各セレクタ（２０ｌ〜２０
３）の他方の入力端子（「１」側）に各々供給される。

なお、これら被乗数Ａ，　　Ｂの各ビットデータ（ａ２
１　　ａ，，ａ，））（ｂ２，ｂＯ，ｂ１）の重み付け
は（２”，　　２’，　　２°）となっている。

また、入力端子（２１０）には上記乗数Ｋが供給され、
この乗数Ｋは上記変換器（２０５）に供給されて制御信
号Ｐに変換される。

この変換器（２０５）は、第ｌ図に示すように２個のＯ
Ｒ回路と所定のバスラインにて構成されており、上記乗
数Ｋの各ビットデータ（　ｋ　ｏｒ　ｋ−ｌ＊　ｋ　−
ｚ　）と制御信号Ｐの各ビットデータ（ｐｐ−＋，　　
ｐ−Ｉｊｐ−２）とは、ｐｐ−２がｋ。に対応し、Ｐ−
＋がｋ。とｋ−＋との論理和出力に対応し、ｐ−２がｋ
ｏとｋ−ｚとの論理和出力に対応するように構成されて
いる。

ここで、上記制御信号Ｐの各ビットデータ（１）Ｉ）−
２，ｐ−１．　Ｉ）−２）に対する重み付けは（２−２
．　２−１．　２−２）に設定されており、これらの和
（２−”＋２−’＋２−２）は上記（１）式における係
数（１−ｋ）のｒｌＪに対応しているとともにｋの値が
保存される。すなわち、例えば（ｋ　Ｏ　，　ｋ−＋，
　ｋ−ｚ）が（０１０）の場合には、ｋの値がＯＸ２°
＋］Ｘ２’＋ＯＸ２−２＝２−’となり、この場合にお
けるＰのビットデータ（ｐｐ２＋　　ｐ　ｌ，ｐ−２）
は上述のような変換器（２０５）によって変換されて（
０１０）となるから、Ｐの値はＯＸ２−”＋ＩＸ２＋Ｏ
Ｘ２−２＝２−’となり、Ｋの値とＰの値とが一致して
保存される。

そして、上述のような制御信号Ｐにおける各ビットデー
タ（　１）Ｉ）　−２　１　　１）　−１　１　　１）
　−２　）は、ラッチ回路（２１　１　）を介して、図
示のように上記各セレクタ（２０ｌ〜２０３）のスイッ
チング制御信号として各セレクタに供給され、各セレク
タは供給されたデータがｒＯＪの場合にはスイッチング
端子を一方の入力端子（「Ｏ」側）に接続し、「１」の
場合には他方の入力端子（「１」側）に接続する。

このように、上記各セレクタ（２０１〜２０３）は、供
給される制御信号Ｐの各ビットデータ（　ｐ　ｐ−２　
，ｐ−１．　１）−２）の値（「１」又は「０」）によ
って被乗数Ａ又はＢの対応ビットデータを選択的に出力
する。

よって、上記第１のセレクタ（２０１）の出力値は、 （　１−ｐ　−＋　）　Ｘ　Ａ　＋　ｐ−ｌＸ　Ｂ　　
　　・・・（３）式で表現され、同様に第２及び第３の
セレクタ（２０２，２０３）の各出力値は、 （　１−１）　−２　）　Ｘ　Ａ　＋　１）　−２　Ｘ
　Ｂ　　　　・・・（４）式（Ｉ　　Ｉ）ｐ−２）　Ｘ
Ａ＋ｐｐ−２ＸＢ　　・・・（５）式で表現される。

そして、各セレクタ（２０ｌ〜２０３）から出力される
（３）〜（５）式にて表現される各データｄ，．ｄ　６
，　ｄ−＋，　ｅ　（，，　ｅ−１１　８−２，　ｆ　
ｏ，　ｆ−＋，　ｆ−ｚは、後段の加算器（２０４）に
て所定の重み付けがなされて加算処理される。

すなわち、制御信号Ｐの各ビットデータ（　ｐ　ｐ　−
２　，１１１−１，　　Ｉ）−２）に対する重み付けは
、先に説明したように（　２−２．　２−１　．　２　
−２　）に設定されており、各セレクタ（２０１〜２０
３）の出力値に対しては、供給されるビットデータに対
する重み付けがなされる。

よって、第１ないし第３のセレクタ（２０１〜２０３）
の重み付けを考慮した各出力値は、 ２”Ｘ　（（１−ｐ＋　）　ＸＡ＋ｐ−＋ＸＢ］・・・
（６）式２−”Ｘ　［（１　　ｐ　２　）　ＸＡ＋ｐ−
２ＸＢ＋・・・（７）式２−２Ｘ　［（１　　１）！］
−２）　ＸＡ＋Ｉ）Ｉ）−２ＸＢｌ・・・（８）式の各
式にて表現することができ、各セレクタの出力値（ｄ，
，ｄＯ，ｄ−１）（”Ｏ＋　　ｅ−１，ｅ−２）（ｒ０
，ｆ　−＋　，　　ｆ　−２　）の添字が重付け係数に
対応している。

そして、このような重み付けがなされた各出力値を加算
する上記加算器（２０４）は、第２図に示すように２つ
の１ビットの半加算器（２１２，　　２１３）及び４つ
の全加算器（２１４，　２１５，　　２１６，　　２１
７）にて構成され、その入出力関係は図示のように接続
されて５ビットの演算出力Ｍ　（ｍ　２　，　ｍ　ｌ，
　ｍ　６　，ｍ−＋，ｍ−２）が求められる。

上述のような構成のデジタル演算処理装置における演算
出力Ｍは、上述の説明から明らかなように上記（６）式
、（７）式、（８）式の和となる。

すなわち、 Ｍ＝　（６）式＋（７）式十（８）式 ＝　［（２−’＋２−２＋２−２）−（２−’ｐ−＋＋
２−２ｐ−ｚ＋２−２ｐｐ−２）１ｘＡ＋　（２月ｐ−
＋＋２−２ｐ−ｚ＋２−２ｐｐ−ｚ）　ＸＢとなり、こ
の式における２””ｐ．−＋＋２−２＋２−２ｐｐ−＋
＝Ｌとおくと、 Ｍ＝　（１−Ｌ）　ｘＡ＋ＬｘＢ　　　・・・（９）式
となる。

ここで、Ｌの値は制御信号Ｐ　（１）Ｉ）−２１　ｐ−
＋＋　１）−２）の値（２−２ｐｐ−２＋２−’ｐ，＋
　＋２−”ｐ−２）に等しく、この値は先に説明したよ
うにＫの値（２°ｋ。＋２−’ｋ＋：ｌ”ｋ−ｚ）を保
存するものであるからＬ＝Ｋとなる。

すなわち、ｋｏ＝１の場合には、Ｋの入力条件（０こＫ
＜１）より、ｋ−＋＝Ｏ，ｋ−ｚ＝ｏとなり、第１図に
示す変換器（２０５）の構成からｐｐ−＋＝ｌ，ｐ−１
：１，　　ｐ−２：ｌとなるから、Ｌ＝２−’ｐ−＋＋
２−２ｐ−２＋２−”ｐｐ−ｚ＝ｌ＝Ｋ・・・（１０）
式 となる。

また、ｋｏ−Ｏの場合すなわち、Ｏ＜Ｋ＜１の場合には
、上記変換器（２０５）の構威から、制御信号Ｐ　（１
）１）−２，　　ｐ−＋．　ｐｐ−ｚ）におけるｐＩ）
−２ｊ　ｐ−１１ｐ　−２　＝＝　ｋ−２となるから、 Ｌ　＝２−’ｐ−＋＋２−２ｐ−２＋０＝　２−’　ｋ
　−＋　＋ｐ−２ｋ−２二Ｋ　　　　・・・（ｌ１）式
となる。

よって、Ｋの入力条件の下に、常にＬ　＝　Ｋとなるか
ら、上記（９）式におけるＬをＫに置き換えることがで
き、第１図に示す構成のデジタル演算処理装置によれば
、 Ｍ＝　（１−Ｌ）ｘＡ十ＬｘＢ＝　（１−Ｋ）ｘＡ＋Ｋ
ｘＢなる演算処理を実行した場合の演算出力Ｍを得るこ
とができる。

このように、本実施例に係るデジタル演算処理装置によ
れば、前記（１）式のような演算処理を、上記各セレク
タ（２０１〜２０３）をＡに対する演算処理とＢに対す
る演算処理とに共用することにより、従来例のような各
々独立した乗算器を２個設ける必要がなくなる。

よって、本実施例によれば、この種デジタル演算処理装
置の回路規模及び構成素子数を大幅に削減し簡略化する
ことができる。

また、このように構成を簡略化することが可能となるた
めに、必然的に演算処理時間を大幅に短縮することがで
きる。すなわち、先に第４図に示した従来例では、各乗
算器による乗算出力を後段の加算器にて加算演算するこ
とが必要であったが、本実施例によれば、そのような後
段の加算器に相当するものが不要となるために、この加
算器にて要する時間が不要となり，これによって演算処
理に要する時間を大幅に短縮化することができる。

そして、このような効果は、小型軽量化、かつ、デジタ
ルデータの高速処理が必要とされるビデオ信号処理に用
いられるデジタル回路に適用されて特に効果がある。

なお、上述の実施例では被乗数Ａに対する乗数Ｊを１−
Ｋの値として設定した場合について説明したが、この乗
数Ｊをｎ−Ｋと設定することもでき、その場合には上記
制御信号Ｐ　（ｐｐ　２１　Ｐ−＋＋　ｐ−２）の値を
ｎとすればよい。

？た、上記各セレクタ（２０１〜２０３）としては、例
えば上記制御信号Ｐの各ビットデータ（　ｐ　ｐ　−２
　１ｐ−１，　　ｐ−２）にて各々ゲート制御されるＡ
ＮＤ回路にて構成してよい。

（他の実施例） 次に本発明の第２の実施例を第３図を用いて説明する。

第３図は本実施例に係るデジタル演算処理装置を示すブ
ロック図であり、同図において、３０１は第１の被乗数
Ａ（ａ２１　ａｌ＋　ａｏ）、３０２は第２の被乗数Ｂ
　（　ｂ　２　＋　　ｂ　１　ｌｂ　ｏ　）、３０３は
第３の被乗数Ｘ　（　Ｘ　２　１　Ｘ　Ｉ＋　　Ｘ　ｏ
　）、３０４は第４の被乗数Ｙ　（７２１　Ｖ　Ｉ＋　
３’ｏ）を各々入力する端子、３０５は第１の乗数Ｋ　
（ｋ　■　，　ｋ−＋，　　ｋ−ｚ）、３０６は第２の
乗数Ｌ　（　ｊ！　０　＋　１！−＋　＋　　ｆ　−２
　）を各々入力する端子、３０７，　３０８，　３０９
はそれぞれ上記４つの被乗数の中の１つを選択して出力
するセレクタ、３１０，３１１は該セレクタ（３０７〜
３０９）を制御する２ビットの制御信号を上記２つの乗
数Ｋ，　Ｌから発生するための変換器、３１２は該セレ
クタ（３０７〜３０９）の出力を加算する加算器、３１
３は演算結果を出力する端子である。

なお、上記各変換器（３１１，　　３１０）の構威及び
動作は、先の実施例における変換器（２０５）と同様で
あり、これら変換器（３１０，　３１１）の各出力の組
み合わせ（　ｑ　１＋　　Ｉ）　ｌ）によって上記各セ
レクタ（　３　０　７〜３０９）のスイッチング制御を
行う。

以下、動作説明を行う。

端子、３０１，　３０２，　３０３，　３０４から入力
された４つの被乗数Ａ，　Ｂ，　Ｘ，　Ｙの各ビットデ
ータはそれぞれセレクタ３０７，　３０８，　３０９の
各端子に分配供給される。各セレクタは上述のような２
ビットの制御信号（　ｑ　＋　＋　　ｐ　＋　）によっ
てスイッチング制御され、４つの被乗数の中の１つを選
択してそれを出力する。各セレクタの出力には、その制
御信号ｑ＋ｐに対応して、２１という重付け係数が掛け
られる。

例えば、セレクタ３０７の出力は（ｌ２）式のように表
わされる。

２−’　（ｑ−１’ｐ−１’Ａ＋ｑ−１”ｐ−１’Ｂ＋
ｑ−１’ｐ−１’Ｘ　＋　ｑ−＋・ｐ．−＋−Ｙ）　　
　　　　・・・（１２）式同様にセレクタ３０８，　３
０９の出力は（１３），　　（１４．）式のようになる
。

２−”（Ｑ−２●香−２−Ａ＋ｑ−ｚφｐ−２●Ｂ　−
ｔ−　ｑ−２●ｐ−２●Ｘ　−１−　ｑ−２・ｐ−２・
Ｙ）　　　　　・・・（１３）式２−２（ＱＱ−２●［
）−２中Ａ＋ｑｑ−２−ｐｐ−２●Ｂ→ｑｑ−２’１１
１１　ｒ）−２・ｘ　＋　ｑ　ｑ．・ｐｌ）−２・Ｙ）
　・・・（ｌ４）式上記セレクタの出力は加算器３１２
によって合算されて、端子３１３ヘＭ＝ｍ　２　ｍ　１
　ｍ　ｏ−　ｍ−＋ｍ−２として出力される。該加算器
３１２の機能は第１の実施例における加算器２０４とま
ったく同じである。

一方、セレクタ（３０７〜３０９）の制御信号（ｑ１，
ｐ＋）であるが、先に述べたように、本実施例において
、制御信号を乗数から発生する方法はまったく同じで、
ブロック３１０，　３１１は第１実施例における変換器
（２０５）と同一である。しかし、本実施例では、２つ
の乗数Ｋ，　　Ｉ−を人力として持ち、それぞれからセ
レクタ制御信号を作っている。よって、セレクタ１つあ
たりの制御信号の数は２ビットになるためセレクタの入
力数が２２−４へ増せたのである。このことは、乗数の
入力数が３つになるとセレクタの入力数が８　（２”）
になり、被乗数の入力数が最大８つまで可能になること
を意味している。

各セレクタの出力は数値的な重みが異なるため制御信号
の２ビットのベアは必ず同じ重みのものすなわち、下添
字の等しいものすなわち、ｑ＋とｐ１との組み合わせに
しなければならない（　ｑ−１ｐ−２がベアになること
は許されない。）。

本実施例においては、このような２ビットの制御信月を
用いるため、出力される演算結果を乗数Ｋ，Ｌを用いて
表わすと、以下に示すように、Ｌ＝０の場合には、 Ｍ＝（１−Ｋ）中Ａ＋Ｋ　−　Ｂ　　・・・（１５）式
ｉ−　＝　ｉの場合には、 Ｍ＝　（１−Ｋ）・Ｘ＋Ｋ−Ｙ　　・・・（１６）式Ｋ
＝Ｏの場合には、 Ｍ＝（１−Ｌ）・Ａ＋Ｌ−Ｘ　　・・・（１７）式Ｋ＝
１の場合には、 Ｍ＝　（１−Ｌ）　−Ｂ＋Ｌ●Ｙ　・・・（ｌ８）式丁
、＝Ｋの場合には、 Ｍ＝（１−Ｋ）●Ａ＋Ｋ●Ｙ　・・・（ｌ９）式となる
。

このように、本実施例によれば、簡単な構成により、４
つの被乗数Ａ，　Ｂ，　Ｘ，　Ｙと２つの乗数Ｋ，Ｌと
の上記（１５）〜（１９）に示すような様々な演算処理
を実行することができる。

また、この実施例は乗数が２つの場合について説明した
が、乗数の数をさらに増やしてｎ個にした場合には２″
個の被乗数を扱うことができ、さらにセレクタの接続関
係を適宜設定することによって任意の組み合せの演算処
理を実行することができる。

さらに、本発明はアナログ演算処理装置に適用してもよ
い。

（発明の効果） 上述の説明から明らかなように、１以上の乗数（例えば
Ｋ，　０＜Ｋ＜１）と被乗数（例えばＡ，　　Ｂ）を用
いて（１−Ｋ）ｘＡ＋ＫｘＢなる演算処理を実行する演
算処理装置の構戊を、従来は２個の乗算器とｌ個の加算
器で構威されていたもの、本発明によれば１個の乗算器
と同等な回路規模及び構成素子数で実現することができ
、これによってこの種装置のコストダウンを図ることが
できるとともに信頼性の向上を図ることができる。

また、本発明によれば、そのような構成にすることによ
って上述のような演算処理に要する時間を大幅に短縮す
ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図で使われている加算器の内部構成を表わすブ
ロック図、 第３図は本発明の第２の実施例を示すブロック図、第４
図は従来例を示すブロック図、 第５図は第４図に使われている加算器の内部構成を表わ
すブロック図である。 ２０１，　　２０２，　　２０３， ３０７，３０８，３０９　・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・セレクタ２０４
，　　３１３・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・加算器２０５，３１０，３１１　・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・変換器手 続 補 正 書（自発）

Claims (1)

1. 【特許請求の範囲】 １つ以上の乗数と、複数の被乗数とを入力として持ち、
   一の乗数と一の被乗数との乗算出力及び上記一の乗数の
   補数と他の被乗数との乗算出力とを加算して出力する演
   算処理装置であって、 上記一の乗数に基づいて生成される複数の制御信号によ
   って上記一の被乗数あるいは他の被乗数を各々選択的に
   出力するセレクタと、 これらセレクタの出力を加算する加算器とから成ること
   を特徴とする演算処理装置。