JPH03112231A - クロツク再生用回路装置 - Google Patents
クロツク再生用回路装置Info
- Publication number
- JPH03112231A JPH03112231A JP2239147A JP23914790A JPH03112231A JP H03112231 A JPH03112231 A JP H03112231A JP 2239147 A JP2239147 A JP 2239147A JP 23914790 A JP23914790 A JP 23914790A JP H03112231 A JPH03112231 A JP H03112231A
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- JP
- Japan
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- signal
- clock
- frequency
- clock frequency
- circuit
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Links
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 238000004804 winding Methods 0.000 claims abstract description 8
- 230000003595 spectral effect Effects 0.000 claims description 8
- 230000008929 regeneration Effects 0.000 claims description 4
- 238000011069 regeneration method Methods 0.000 claims description 4
- 238000011181 container closure integrity test Methods 0.000 claims 1
- 238000001228 spectrum Methods 0.000 abstract description 4
- 238000011084 recovery Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、クロック周波数の再生用回路装置に関する。
従来の技術
この種の回路装置は例えば、通信およびデータ技術のデ
ィジクル伝送網に対するクロック供給装置において、デ
ィジタル入力信号から所望のクロック周波数を再生する
場合に必要である。Ｇ７０３ （ＣＣＩＴＴの）による
ディジタル伝送網ではクロック周波数再生のために６４
ｋｂｉｔ／ｓのデータ信号または６４ｋＨｚのクロック
信号が使用される。クロック周波数再生のためにクロッ
ク信号を使用する場合は、クロック信号の周波数を所望
のクロック周波数に例えばクロック分周器を用いて変換
することができる。クロック周波数再生のためにデータ
信号を使用するならば、データ信号に所望のクロック周
波数の含まれていないことがしばしばあることを考慮し
なければならない。Ｇ７０３（ＣＣＩＴＴ）によるデー
タ信号は例えば３進のデータ信号として構成されている
。このデータ信号は５ステツプで実行される２進情報信
号の符号化に基づいている。この場合、３進デ一タ信号
からクロック周波数を再生するために、前記の符号変換
の復号化に基づく集積回路を使用することかできる。し
かしこの集積回路は非常にコストが高い。
ィジクル伝送網に対するクロック供給装置において、デ
ィジタル入力信号から所望のクロック周波数を再生する
場合に必要である。Ｇ７０３ （ＣＣＩＴＴの）による
ディジタル伝送網ではクロック周波数再生のために６４
ｋｂｉｔ／ｓのデータ信号または６４ｋＨｚのクロック
信号が使用される。クロック周波数再生のためにクロッ
ク信号を使用する場合は、クロック信号の周波数を所望
のクロック周波数に例えばクロック分周器を用いて変換
することができる。クロック周波数再生のためにデータ
信号を使用するならば、データ信号に所望のクロック周
波数の含まれていないことがしばしばあることを考慮し
なければならない。Ｇ７０３（ＣＣＩＴＴ）によるデー
タ信号は例えば３進のデータ信号として構成されている
。このデータ信号は５ステツプで実行される２進情報信
号の符号化に基づいている。この場合、３進デ一タ信号
からクロック周波数を再生するために、前記の符号変換
の復号化に基づく集積回路を使用することかできる。し
かしこの集積回路は非常にコストが高い。
発明が解決しようとする課題
本発明の課題は、冒頭に述べた形式の回路装置において
、簡単に安価にクロック周波数の再生を可能にすること
である。
、簡単に安価にクロック周波数の再生を可能にすること
である。
課題を解決するための手段
上記課題は冒頭に述べた回路装置において、データ信号
またはクロック信号からクロック周波数を選択的に形成
するために、変成器の巻線および該巻線に対し並列に接
続されたコンデンサから形成される共振回路が設けられ
ており、該共振回路は選択的に周波数変換器または第１
のクロック分周器と接続されており、前記周波数変換器
はスペクトル線に相応するデータ信号の周波数をクロッ
ク周波数に変換するものであり、また前記クロック分周
器はクロック信号の周波数をクロック周波数に変換する
ものであるように構成して解決される。
またはクロック信号からクロック周波数を選択的に形成
するために、変成器の巻線および該巻線に対し並列に接
続されたコンデンサから形成される共振回路が設けられ
ており、該共振回路は選択的に周波数変換器または第１
のクロック分周器と接続されており、前記周波数変換器
はスペクトル線に相応するデータ信号の周波数をクロッ
ク周波数に変換するものであり、また前記クロック分周
器はクロック信号の周波数をクロック周波数に変換する
ものであるように構成して解決される。
これにより僅かな構成部材コストで、クロック再生用回
路装置は選択的にクロック信号またはデータ信号を供給
することができ、その際回路装置の出力側にはそれぞれ
同じクロック周波数の出力信号が印加される。
路装置は選択的にクロック信号またはデータ信号を供給
することができ、その際回路装置の出力側にはそれぞれ
同じクロック周波数の出力信号が印加される。
有利な実施形態が下位請求項に記載されている。
実施例
第１図に示されたクロック再生用回路装置の実施例では
、変成器Ｔｒの一次巻線Ｎｌの端子ニ並列に、入力信号
として２つの信号ＵＥＩ。
、変成器Ｔｒの一次巻線Ｎｌの端子ニ並列に、入力信号
として２つの信号ＵＥＩ。
ＵＥ２の一方が印加される。基準電位（アース）に接続
された２次巻線Ｎ２の端子に並列に、第１コンデンサＣ
１およびアースに接続された第２コンデンサＣ２からな
る直列回路が配置されている。この直列回路には共振回
路信号Ｕ１が印加される。コンデンサＣ２はスイッチＳ
ｌにより橋絡可能である。変成器Ｔｒの２次巻線並びに
コンデンサＣ１，Ｃ２により共振回路ＳＫが形成され、
共振回路はそれぞれ信号ＵＥＩないしＵＥ２に同調して
いる。コンデンサｃ１、Ｃ２の共通の接続点ｌは制御入
力側ｓｔ１切換装置Ｍ Ｕ Ｘ 、および抵抗Ｒを介し
て電圧源ＵＢのプラス極と接続されている。共振回路信
号Ｕ１はゲートＧの入力側に供給され、その出力側は第
］のクロック分周器Ｔ１を介して切換装置ＭＵＸの第１
入力端Ｅ１と、また周波数変換器ＰＬＬを介して切換装
置ＭＵＸの第２入力端Ｅ２と接続されている。周波数変
換器ＰＬＬは、信号ＵＥＩ（７）スペクトル線ＳＰＯ，
，，ＳＰＮの１つに相応する周波数を、切換装置ＭＵＸ
の出力側にてクロック周波数ＵＡの整数倍に変換する。
された２次巻線Ｎ２の端子に並列に、第１コンデンサＣ
１およびアースに接続された第２コンデンサＣ２からな
る直列回路が配置されている。この直列回路には共振回
路信号Ｕ１が印加される。コンデンサＣ２はスイッチＳ
ｌにより橋絡可能である。変成器Ｔｒの２次巻線並びに
コンデンサＣ１，Ｃ２により共振回路ＳＫが形成され、
共振回路はそれぞれ信号ＵＥＩないしＵＥ２に同調して
いる。コンデンサｃ１、Ｃ２の共通の接続点ｌは制御入
力側ｓｔ１切換装置Ｍ Ｕ Ｘ 、および抵抗Ｒを介し
て電圧源ＵＢのプラス極と接続されている。共振回路信
号Ｕ１はゲートＧの入力側に供給され、その出力側は第
］のクロック分周器Ｔ１を介して切換装置ＭＵＸの第１
入力端Ｅ１と、また周波数変換器ＰＬＬを介して切換装
置ＭＵＸの第２入力端Ｅ２と接続されている。周波数変
換器ＰＬＬは、信号ＵＥＩ（７）スペクトル線ＳＰＯ，
，，ＳＰＮの１つに相応する周波数を、切換装置ＭＵＸ
の出力側にてクロック周波数ＵＡの整数倍に変換する。
周波数変換器Ｐ Ｌ Ｌは、２つの入力側Ｅｌ１，Ｅ１
２および出力側Ｕ２を備えた位相比較器ｒ′Ｄを有する
。第１の入力側Ｅｌｆには共振回路信号Ｕ１が供給され
る。位相比較器ＰＤの出力側Ｕ２は第３のクロック分周
器Ｔ３を介して位相比較器ＰＤの第２入力端Ｅ１２に帰
還結合されている。周波数変換器ＰＬＬの位相比較器Ｐ
Ｄには第２のクロック分周器Ｔ２が後置接続されている
。クロック分周器Ｔ２の出力側は切換装置の第２入力端
Ｅ２と接続されており、所望のクロック周波数ＵＡを送
出する。切換装置Ｍ Ｕ Ｘはスイッチｓ２を２つの入
力側Ｅ１、Ｅ２間で切換える。スイッチＳｌは制御入刃
側Ｓｔを介して切換装置ＭＵＸのスイッチＳ２と接続さ
れている。スイッチＳｌにより制御される切換装置ＭＵ
Ｘによって、スイッチ５ＩＳ２のスイッチ位置に相応し
て、第１のクロック分局器Ｔｌまたは第２のクロック分
周器Ｔ２から送出される信号が切換可能である。
２および出力側Ｕ２を備えた位相比較器ｒ′Ｄを有する
。第１の入力側Ｅｌｆには共振回路信号Ｕ１が供給され
る。位相比較器ＰＤの出力側Ｕ２は第３のクロック分周
器Ｔ３を介して位相比較器ＰＤの第２入力端Ｅ１２に帰
還結合されている。周波数変換器ＰＬＬの位相比較器Ｐ
Ｄには第２のクロック分周器Ｔ２が後置接続されている
。クロック分周器Ｔ２の出力側は切換装置の第２入力端
Ｅ２と接続されており、所望のクロック周波数ＵＡを送
出する。切換装置Ｍ Ｕ Ｘはスイッチｓ２を２つの入
力側Ｅ１、Ｅ２間で切換える。スイッチＳｌは制御入刃
側Ｓｔを介して切換装置ＭＵＸのスイッチＳ２と接続さ
れている。スイッチＳｌにより制御される切換装置ＭＵ
Ｘによって、スイッチ５ＩＳ２のスイッチ位置に相応し
て、第１のクロック分局器Ｔｌまたは第２のクロック分
周器Ｔ２から送出される信号が切換可能である。
実際に構成されたクロック再生用回路装置では、入力信
号として選択的にＣ７０３（ＣＣＩＴＴ）による６ ４
ｋｂｉｔ／ ｓのデータ信号ＵＥｌまたは６４ｋＨｚ
のクロック周波数のクロック信号ＵＥ２が印加される。
号として選択的にＣ７０３（ＣＣＩＴＴ）による６ ４
ｋｂｉｔ／ ｓのデータ信号ＵＥｌまたは６４ｋＨｚ
のクロック周波数のクロック信号ＵＥ２が印加される。
所望のクロック周波数ＵＡは両方の場合で３．２ ｋＨ
ｚである。
ｚである。
入力信号としてＣ７ｏ３（ｃｃＩＴＴ）による６ ４
ｋｂｉｔ／ ｓ−データ信号ＵＥＩが印加されれば、コ
ンデンサＣ２はスイッチｓｌの閉成により短絡され、共
振回路Ｓ Ｋはデータ信号ＵＥ１のスペクトル線ＳＰ、
Ｏ，，，ＳＰＮ、例えば２８ｋＨｚに同調する。このス
ペクトル線はブタ内容とは十分に無関係である（第２図
参照）。それにより切換装置ＭＵＸの出力側も切換装置 置ＭＵＸの第２入力端Ｅ２に接続される。従って共振回
路信号ＵｌはゲートＧおよび周波数変換器ＰＬＬを介し
て、例えばマルチプレクサとして構成された切換装置Ｍ
ＵＸの入力側Ｅ２に供給される。具体的に構成した回路
装置において、第３クロック分周器Ｔ３の係数は８、第
２クロック分周器の係数はｌ／７である。出力信号の周
波数として、クロック分周器Ｔ２．Ｔ３の係数１／７．
８と信号Ｕｌの周波数（２８ｋＨｚ）との乗算により出
力信号ＵＡのクロック周波数として具体的に構成した回
路装置で所望の３２ｋＨｚが得られる。
ｋｂｉｔ／ ｓ−データ信号ＵＥＩが印加されれば、コ
ンデンサＣ２はスイッチｓｌの閉成により短絡され、共
振回路Ｓ Ｋはデータ信号ＵＥ１のスペクトル線ＳＰ、
Ｏ，，，ＳＰＮ、例えば２８ｋＨｚに同調する。このス
ペクトル線はブタ内容とは十分に無関係である（第２図
参照）。それにより切換装置ＭＵＸの出力側も切換装置 置ＭＵＸの第２入力端Ｅ２に接続される。従って共振回
路信号ＵｌはゲートＧおよび周波数変換器ＰＬＬを介し
て、例えばマルチプレクサとして構成された切換装置Ｍ
ＵＸの入力側Ｅ２に供給される。具体的に構成した回路
装置において、第３クロック分周器Ｔ３の係数は８、第
２クロック分周器の係数はｌ／７である。出力信号の周
波数として、クロック分周器Ｔ２．Ｔ３の係数１／７．
８と信号Ｕｌの周波数（２８ｋＨｚ）との乗算により出
力信号ＵＡのクロック周波数として具体的に構成した回
路装置で所望の３２ｋＨｚが得られる。
スイッチＳ１が開放されると、共振回路ＳＫは相応に構
成されたＣ１．Ｃ２の直列回路により、５４ｋＨｚのク
ロック周波数の入力信号ＵＥ２に同調される。スイッチ
ｓ１の端子ｌと接続された切換装置ＭＵＸの制御入力側
Ｓｔを介して、共振回路ＳＫにより選択された共振回路
信号Ｕｌが、ゲートＧおよび第１クロック分周器Ｔｌを
通過した後に、マルチプレクサＭＵＸの第１入力側に達
する。従って出方信号ＵＡは再び所望の３２ｋＨｚのク
ロック周波数を取る。
成されたＣ１．Ｃ２の直列回路により、５４ｋＨｚのク
ロック周波数の入力信号ＵＥ２に同調される。スイッチ
ｓ１の端子ｌと接続された切換装置ＭＵＸの制御入力側
Ｓｔを介して、共振回路ＳＫにより選択された共振回路
信号Ｕｌが、ゲートＧおよび第１クロック分周器Ｔｌを
通過した後に、マルチプレクサＭＵＸの第１入力側に達
する。従って出方信号ＵＡは再び所望の３２ｋＨｚのク
ロック周波数を取る。
従い図示の回路装置は、データ信号に６４ｋＨｚのクロ
ック周波数が直接食まれていなくても、例えばＣ７０３
（ＣＣＩ ＴＴ）による６４ｋＢｉｔ／Ｓ−データ信号
から簡単にクロック再生をすることができる。その際ク
ロック周波数ＵＡの信号位相はデータ信号ＵＥ２のビッ
トパターンにはとんと依存しない。それ・−によりコス
トのがかるデータ信号の復号化を集積回路によって省略
することができる。さらに第１図に示ぎれた回路装置に
より、付加的に他の入力信号、例えＩｆ ６４ ｋＨｚ
−クロック信号の供給が可罷であり、その際切換可能な
同し共振回路ｓＫがそれぞれ使用される。この構成部身
の低減にヱリコストの節約がなされる。
ック周波数が直接食まれていなくても、例えばＣ７０３
（ＣＣＩ ＴＴ）による６４ｋＢｉｔ／Ｓ−データ信号
から簡単にクロック再生をすることができる。その際ク
ロック周波数ＵＡの信号位相はデータ信号ＵＥ２のビッ
トパターンにはとんと依存しない。それ・−によりコス
トのがかるデータ信号の復号化を集積回路によって省略
することができる。さらに第１図に示ぎれた回路装置に
より、付加的に他の入力信号、例えＩｆ ６４ ｋＨｚ
−クロック信号の供給が可罷であり、その際切換可能な
同し共振回路ｓＫがそれぞれ使用される。この構成部身
の低減にヱリコストの節約がなされる。
第１図に示された実施例では、スイッチｓ１の操作は手
動で行われる。有利な実施例では識別回路が設けられて
おり、この回路はスイッチＳ１，Ｓ２を、それぞれ印加
される入方信号ＵＥｌまたはＵＦ４に依存して相応に切
換える。
動で行われる。有利な実施例では識別回路が設けられて
おり、この回路はスイッチＳ１，Ｓ２を、それぞれ印加
される入方信号ＵＥｌまたはＵＦ４に依存して相応に切
換える。
第２図はＧ７０３ （ＣＣＩ ＴＴ）による３進６４
ｋＢｉｔ／ ｓ−データ信号の振幅スペクトル、すなわ
ち周波数ｆの関数としての振幅Ａを示す。ここで振幅ス
ペクトル線ル信号として、それぞれ６４ ｋＢｉｔ／
ｓ−データ信号の基礎とされている。その際第１および
第２の例信号はそれぞれ２進デ一タ信号に基づいており
、データ信号は一定値零ないしｌを有する。一方策３の
例信号は零／ｌ−交番する２進デ一タ信号に基づく。こ
の３つの例信号はそれぞれスペクトル線ＳＰＯ，ＳＰＩ
、ＳＰ２．ＳＦ３．ＳＦ３と相応の周波数（４＋ｎＸ８
）ｋＨｚを有する。ここでｎは整数である（ここでは０
〜４）。ここから生じる周波数４ 、 ｌ ２ 、２
０ 、２８ 、３６ ｋＨｚのスペクトル線の振幅はほ
とんどデータ内容に依存しない。すなわちこれらは３つ
の例信号に対してほぼ一定である。実際に構成された回
路装置に相応して、周波数２８ｋＨ２のスペクトル線Ｓ
Ｐ３が共振回路ＳＫを制御すると、データ１ 信号ＵＥＩのデータ内容に依存せずに、相応に構成され
て後置接続された周波数変換器ＰＬＬを用いて、クロッ
ク周波数３２ｋＨｚの出力信号ＵＡが得られる。その際
コストのかがるデータ信号ＵＥＩの復号化は集積回路に
より完全に省略することができる。
ｋＢｉｔ／ ｓ−データ信号の振幅スペクトル、すなわ
ち周波数ｆの関数としての振幅Ａを示す。ここで振幅ス
ペクトル線ル信号として、それぞれ６４ ｋＢｉｔ／
ｓ−データ信号の基礎とされている。その際第１および
第２の例信号はそれぞれ２進デ一タ信号に基づいており
、データ信号は一定値零ないしｌを有する。一方策３の
例信号は零／ｌ−交番する２進デ一タ信号に基づく。こ
の３つの例信号はそれぞれスペクトル線ＳＰＯ，ＳＰＩ
、ＳＰ２．ＳＦ３．ＳＦ３と相応の周波数（４＋ｎＸ８
）ｋＨｚを有する。ここでｎは整数である（ここでは０
〜４）。ここから生じる周波数４ 、 ｌ ２ 、２
０ 、２８ 、３６ ｋＨｚのスペクトル線の振幅はほ
とんどデータ内容に依存しない。すなわちこれらは３つ
の例信号に対してほぼ一定である。実際に構成された回
路装置に相応して、周波数２８ｋＨ２のスペクトル線Ｓ
Ｐ３が共振回路ＳＫを制御すると、データ１ 信号ＵＥＩのデータ内容に依存せずに、相応に構成され
て後置接続された周波数変換器ＰＬＬを用いて、クロッ
ク周波数３２ｋＨｚの出力信号ＵＡが得られる。その際
コストのかがるデータ信号ＵＥＩの復号化は集積回路に
より完全に省略することができる。
発明の効果
本発明により、簡単かつ安価にクロック周波数の再生を
することができる。
することができる。
第１図は本発明によるクロンク再生用回路装置の実施例
のブロック図、第２図は３つの６４ｋｂｉｔ／ｓデ一タ
信号の振幅スペクトル図である２
のブロック図、第２図は３つの６４ｋｂｉｔ／ｓデ一タ
信号の振幅スペクトル図である２
Claims (1)
- 【特許請求の範囲】 １、クロック周波数（ＵＡ）を選択的にデータ信号（Ｕ
Ｅ１）またはクロック信号（ＵＥ２）から形成するため
に、変成器（Ｔｒ）の巻線（Ｎ２）および該巻線に並列
に接続された少なくとも１つのコンデンサ（Ｃ１，Ｃ２
）から構成される共振回路（ＳＫ）が設けられており、
該共振回路は選択的に周波数変換器（ＰＬＬ）または第
１のクロック分周器（Ｔ１）と接続され、ここで前記周
波数変換器はスペクトル線（ＳＰＯ．．．ＳＰＮ）に相
応するデータ信号（ＵＥ１）の周波数をクロック周波数
（ＵＡ）に変換するものであり、前記第１のクロック分
周器はクロック信号（ＵＥ２）の周波数をクロック周波
数（ＵＡ）に変換するものであることを特徴とするクロ
ック周波数の再生用回路装置。 ２、入力信号（ＵＥ１，ＵＥ２）はＧ７０３（ＣＣＩＴ
Ｔ）に従い構成され、データ信号（ＵＥ１）またはクロ
ック信号（ＵＥ２）のいずれかがクロック周波数（ＵＡ
）の再生に使用される請求項１記載の回路装置。 ３、周波数変換器（ＰＬＬ）は２つの入力側（Ｅ１１，
Ｅ１２）及び１つの出力側（Ｕ２）を備えた位相比較器
（ＰＤ）を有しており、第１の入力側（Ｅ１）には共振
回路（ＳＫ）に印加される共振回路信号（Ｕ１）が供給
され、出力側（Ｕ２）は第３のクロック分周器（Ｔ３）
を介して第２の入力側（Ｅ１２）に帰還結合され、位相
比較器（ＰＤ）にはクロック周波数（ＵＡ）を送出する
第２の分周器（Ｔ２）が後置接続されている請求項１ま
たは２記載の回路装置。 ４、切換装置（ＭＵＸ）には２つの入力側（Ｅ１，Ｅ２
）が設けられており、第１の入力側（Ｅ１）は第１のク
ロック分周器（Ｔ１）の出力側と、第２の入力側（Ｅ２
）は第２のクロック分周器（Ｔ２）の出力側と接続され
ている請求項３記載の回路装置。 ５、クロック周波数（ＵＡ）をクロック信号（ＵＥ２）
から再生するためにスイッチ（Ｓ１）により第２のコン
デンサ（Ｃ２）が橋絡される請求項１から４までのいず
れか１記載の回路装置。 ６、切換装置（ＭＵＸ）はスイッチ（Ｓ１）により制御
される請求項４または５記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3930751.4 | 1989-09-14 | ||
| DE3930751A DE3930751A1 (de) | 1989-09-14 | 1989-09-14 | Schaltungsanordnung zur taktrueckgewinnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03112231A true JPH03112231A (ja) | 1991-05-13 |
Family
ID=6389448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2239147A Pending JPH03112231A (ja) | 1989-09-14 | 1990-09-11 | クロツク再生用回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5036288A (ja) |
| EP (1) | EP0417853A3 (ja) |
| JP (1) | JPH03112231A (ja) |
| DE (1) | DE3930751A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4312104C2 (de) * | 1993-04-08 | 1995-05-11 | Siemens Ag | Verfahren zur Taktfrequenz-Rückgewinnung aus einem digitalen Signal |
| US10177773B2 (en) * | 2016-10-19 | 2019-01-08 | Stmicroelectronics International N.V. | Programmable clock divider |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1168963A (en) * | 1967-03-01 | 1969-10-29 | Hitachi Ltd | Frequency Converter Circuit |
| GB1425572A (en) * | 1972-03-14 | 1976-02-18 | Post Office | Digital signal regenerators |
| US4122397A (en) * | 1977-02-17 | 1978-10-24 | Gte Automatic Electric Laboratories Incorporated | Apparatus and method for timing recovery from a pseudo-ternary signal |
| US4180783A (en) * | 1977-09-06 | 1979-12-25 | Rca Corporation | Phase lock loop data timing recovery circuit |
| US4369515A (en) * | 1980-10-06 | 1983-01-18 | Gte Automatic Electric Labs Inc. | Clock synchronization circuit |
| DE3309270A1 (de) * | 1983-03-15 | 1984-09-20 | Siemens AG, 1000 Berlin und 8000 München | Synchronisation nachziehbarer taktoszillatoren bei der uebertragung digitaler signale |
| US4615041A (en) * | 1984-07-23 | 1986-09-30 | Northern Telecom Limited | Adaptively tuned clock recovery circuit |
| DE3601858C1 (de) * | 1986-01-23 | 1986-11-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zur Frequenzteilung |
-
1989
- 1989-09-14 DE DE3930751A patent/DE3930751A1/de not_active Withdrawn
-
1990
- 1990-09-10 EP EP19900202395 patent/EP0417853A3/de not_active Ceased
- 1990-09-11 JP JP2239147A patent/JPH03112231A/ja active Pending
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