JPH03113426A - Active matrix display device - Google Patents
Active matrix display deviceInfo
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- JPH03113426A JPH03113426A JP1252554A JP25255489A JPH03113426A JP H03113426 A JPH03113426 A JP H03113426A JP 1252554 A JP1252554 A JP 1252554A JP 25255489 A JP25255489 A JP 25255489A JP H03113426 A JPH03113426 A JP H03113426A
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- picture element
- additional capacity
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は付加容量を備えたアクティブマトリクス表示装
置に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an active matrix display device with additional capacitance.
(従来の技術)
液晶等を表示媒体として用いたマトリクス表示装置は、
携帯用テレビ、ワードプロセッサ、パーソナルコンビニ
ータ等のデイスプレィに実用化されている。これらに用
いられるマトリクス表示装置には、アクティブマトリク
ス駆動方式が多用されている。アクティブマトリクス表
示装置は精細な表示が可能であるという長所を有してい
る。(Prior art) A matrix display device using liquid crystal or the like as a display medium is
It has been put to practical use in displays such as portable televisions, word processors, and personal convenience computers. Active matrix drive systems are often used in matrix display devices used in these devices. Active matrix display devices have the advantage of being able to display fine details.
第3図に従来の表示装置に用いられているアクティブマ
トリクス基板の平面図を示す。第4図に第3図のTV−
rV線に沿った断面図を示す。絶縁性基板5上に絵素電
極1がマトリクス状に配列されている。絵素電極1の間
には、一方向に平行するソースバス配線3と、ソースバ
ス配線3に直交するゲートバス配線4とが設けられてい
る。ゲートバス配線4上には逆スタガ型のT F T
(Thin Film Transistor) 2が
形成されている。TFT2のソース電極15はソースバ
ス配線3に接続され、ドレイン電極16は絵素電極1に
接続されている。FIG. 3 shows a plan view of an active matrix substrate used in a conventional display device. Figure 4 shows the TV in Figure 3.
A cross-sectional view taken along the rV line is shown. Picture element electrodes 1 are arranged in a matrix on an insulating substrate 5. Between the picture element electrodes 1, a source bus line 3 parallel to one direction and a gate bus line 4 orthogonal to the source bus line 3 are provided. There is an inverted staggered TFT on the gate bus wiring 4.
(Thin Film Transistor) 2 is formed. A source electrode 15 of the TFT 2 is connected to the source bus wiring 3, and a drain electrode 16 is connected to the picture element electrode 1.
ゲートバス配線4の一部がTFT2のゲート電極4aと
して機能している。A part of the gate bus wiring 4 functions as a gate electrode 4a of the TFT 2.
絵素電極lの下方には、ゲートバス配線4に平行して付
加容量用電極12が設けられている。ゲートバス配線4
及び付加容量用電極12と、絵素電極1との間には、後
述するゲート絶縁膜6が全面に形成されている。絵素電
極1と付加容量用電極12との開で付加容量17が形成
されている。An additional capacitance electrode 12 is provided below the picture element electrode l in parallel to the gate bus wiring 4. Gate bus wiring 4
A gate insulating film 6, which will be described later, is formed over the entire surface between the additional capacitance electrode 12 and the picture element electrode 1. An additional capacitor 17 is formed between the picture element electrode 1 and the additional capacitor electrode 12.
第4図を参照しながら、TFT2及び付加容量17の断
面構成を説明する。絶縁性基板S上にゲートバス配線4
及び付加容量用電極12がパターン形成されている。付
加容量用電極12上には陽極酸化膜11が形成されてい
る。ゲートバス配線4及び付加容量用電極12を覆って
全面に、ゲート絶縁膜6が形成されている。The cross-sectional configuration of the TFT 2 and the additional capacitor 17 will be explained with reference to FIG. Gate bus wiring 4 on insulating substrate S
And an additional capacitance electrode 12 is patterned. An anodic oxide film 11 is formed on the additional capacitance electrode 12 . A gate insulating film 6 is formed on the entire surface, covering the gate bus wiring 4 and the additional capacitance electrode 12.
ゲートバス配線4のゲート電極4aとして機能する部分
の上には、ゲート絶縁膜6を介して真性半導体アモルフ
ァスシリコン(以下ではra−3i (f)Jと称す
る)から成る半導体膜7が形成されている。半導体膜7
上の中央部には絶縁層8が設けられている。また、半導
体膜7上にはn型のアモルファスシリコン(以下では[
a−Si(n″′)」と称する)から成るコンタクト層
9.9が形成されている。フンタクト層9.9の上には
それぞれソース電極15及びドレイン電極I6が形成さ
れている。A semiconductor film 7 made of an intrinsic semiconductor amorphous silicon (hereinafter referred to as ra-3i(f)J) is formed on the portion of the gate bus wiring 4 functioning as the gate electrode 4a with a gate insulating film 6 interposed therebetween. There is. Semiconductor film 7
An insulating layer 8 is provided at the upper center. Furthermore, n-type amorphous silicon (hereinafter [
A contact layer 9.9 of a-Si(n″') is formed. A source electrode 15 and a drain electrode I6 are formed on the contact layer 9.9, respectively.
TFT2の側方のゲート絶縁膜6上には、絵素電極1が
パターン形成されている。絵素電極1はドレイン電極1
6に接続されている。絵素電極1のTFT2とは反対側
の端部は、付加容量用電極12に陽極酸化膜11及びゲ
ート絶縁膜6を介して重畳されている。前述のように絵
素電極1の端部と付加容量用電極12とによって、付加
容量17が形成されている。TFT2、絵素電極1及び
付加容量17を覆って全面に、保護膜10が堆積されて
いる。A picture element electrode 1 is patterned on the gate insulating film 6 on the side of the TFT 2 . Picture element electrode 1 is drain electrode 1
6. The end of the picture element electrode 1 on the opposite side from the TFT 2 is overlapped with the additional capacitance electrode 12 via the anodic oxide film 11 and the gate insulating film 6. As described above, the additional capacitor 17 is formed by the end of the picture element electrode 1 and the additional capacitor electrode 12. A protective film 10 is deposited over the entire surface, covering the TFT 2, the picture element electrode 1, and the additional capacitor 17.
このような構成を有するアクティブマトリクス基板と、
対向基板との間に液晶等の表示媒体が封入され、アクテ
ィブマトリクス表示装置が構成される。An active matrix substrate having such a configuration,
A display medium such as a liquid crystal is sealed between the substrate and the counter substrate to form an active matrix display device.
付加容量17はゲート電極4aにゲートオンの信号が入
力され、ソース電極15を介して絵素電極1に電圧が印
加された後、次のゲートオンの信号がゲート電極4aに
印加されるまでの間、絵素電極1の電位を保持するため
に設けられている。The additional capacitor 17 is connected until the next gate-on signal is applied to the gate electrode 4a after a gate-on signal is input to the gate electrode 4a and a voltage is applied to the picture element electrode 1 via the source electrode 15. It is provided to maintain the potential of the picture element electrode 1.
また、付加容量17は、ゲート電極4aとドレイン電極
16との重なり容量に起因する絵素電極1の電位のシフ
トを低減する役割も果たしている。Further, the additional capacitor 17 also plays the role of reducing a shift in the potential of the picture element electrode 1 caused by the overlapping capacitance between the gate electrode 4a and the drain electrode 16.
(発明が解決しようとする課題)
このような従来のアクティブマトリクス表示装置では、
十分な付加容量17の電位保持機能を得るため、付加容
量用電極12の面積を大きくしたり、絵素電極1と付加
容量用電極12との間のゲート絶縁膜6の膜厚を小さく
することが行われていた。しかしながら、付加容量用電
極12の面積を大きくすると、透過型の表示装置では開
口率が低下するという問題が発生する。開口率が低下す
ると光の透過量が著しく小さくなり、画像品位が低下し
てしまう。そのため、十分な画像品位を得るためにはバ
ックライトを非常に強くすることが必要となり、多大な
電力が必要となる。一方、ゲート絶縁膜6の膜厚を小さ
くすると、絵素電極1と付加容量用電極12との間にリ
ークが発生し易くなるという問題点が生じている。その
うえ、付加容量を備えた表示装置には、付加容量用電極
12の形成時に混入する異物や、亀裂等による付加容量
用電極12の断線の発生という根本的な問題もある。(Problem to be solved by the invention) In such a conventional active matrix display device,
In order to obtain a sufficient potential holding function of the additional capacitor 17, the area of the additional capacitor electrode 12 may be increased or the thickness of the gate insulating film 6 between the picture element electrode 1 and the additional capacitor electrode 12 may be reduced. was being carried out. However, when the area of the additional capacitance electrode 12 is increased, a problem arises in that the aperture ratio decreases in a transmissive display device. When the aperture ratio decreases, the amount of light transmitted becomes significantly small, resulting in a decrease in image quality. Therefore, in order to obtain sufficient image quality, it is necessary to make the backlight extremely strong, which requires a large amount of power. On the other hand, when the thickness of the gate insulating film 6 is reduced, a problem arises in that leakage is likely to occur between the picture element electrode 1 and the additional capacitance electrode 12. Furthermore, display devices equipped with an additional capacitor have fundamental problems such as foreign matter mixed in during the formation of the additional capacitor electrode 12 and breakage of the additional capacitor electrode 12 due to cracks or the like.
本発明はこのような問題点を解決するものであり、本発
明の目的は、十分な電位保持特性を有し、表示画面の開
口率を低下させることがなく、断線の発生率が低い付加
容量用電極を有するアクティブマトリクス表示装置を提
供することである。The present invention solves these problems, and an object of the present invention is to provide an additional capacitor that has sufficient potential retention characteristics, does not reduce the aperture ratio of a display screen, and has a low probability of disconnection. An object of the present invention is to provide an active matrix display device having electrodes for use in the present invention.
(課題を解決するための手段)
本発明のアクティブマトリクス表示装置は、対の絶縁性
基板と、該一対の基板の何れか一方の基板内面にマトリ
クス状に配列された絵素電極と、該絵素電極に誘電体層
を介して対向する付加容量用電極と、を有するアクティ
ブマトリクス表示装置であって、該付加容量用電極が網
目状を成しており、そのことによって上記目的が達成さ
れる。(Means for Solving the Problems) The active matrix display device of the present invention includes a pair of insulating substrates, pixel electrodes arranged in a matrix on the inner surface of one of the pair of substrates, and An active matrix display device comprising an electrode for additional capacitance facing an element electrode with a dielectric layer interposed therebetween, the electrode for additional capacitance forming a mesh shape, whereby the above object is achieved. .
また、該付加容量用電極の形状は上記網目状以外に、幅
の狭い電極要素が多数組み合わされた形状とすることが
できる。Further, the shape of the additional capacitance electrode may be other than the mesh shape described above, and may be a shape in which a large number of narrow electrode elements are combined.
(作用)
本発明のアクティブマトリクス表示装置では、付加容量
用電極が網目状を成しているので、付加容量用電極と絵
素電極とが対向する領域の外側には、漏洩電場が多く形
成される。この漏?S電場により生じる浮遊容量によっ
て、同じ付加容量用電極の面積を有する従来の表示装置
より、付加容量が増大することになる。(Function) In the active matrix display device of the present invention, since the additional capacitor electrode has a mesh shape, a large leakage electric field is formed outside the area where the additional capacitor electrode and the pixel electrode face each other. Ru. This leak? The stray capacitance caused by the S electric field increases the additional capacitance compared to a conventional display device having the same additional capacitance electrode area.
第5図に本発明のアクティブマトリクス表示装置に用い
られる網目状の付加容量用電極22の形状の一例を示す
。第6図に第5図の基板を用いた表示装置のVI−VI
線に沿った付加容量27の断面図を示す。第7図に従来
のアクティブマトリクス表示装置に用いられる付加容量
用電極12の形状を示す。第7図の基板を用いた表示装
置の■−■線に沿った付加容量17の断面図を第8図に
示す。FIG. 5 shows an example of the shape of the mesh-like additional capacitance electrode 22 used in the active matrix display device of the present invention. VI-VI of a display device using the substrate of FIG. 5 in FIG.
A cross-sectional view of the additional capacitor 27 along the line is shown. FIG. 7 shows the shape of the additional capacitance electrode 12 used in a conventional active matrix display device. FIG. 8 shows a sectional view of the additional capacitor 17 taken along line 1--2 of the display device using the substrate shown in FIG.
第5図及び第7図の付加容量用電極12及び22の絵素
電極1に対向する部分の面積は等しくされている。The areas of the additional capacitance electrodes 12 and 22 in FIGS. 5 and 7 facing the picture element electrode 1 are made equal.
第8図に示すように、従来の表示装置では付加容量用電
極12の延伸方向に平行な方向では、付加容量用電極1
2と絵素電極lとの間に平行に電場が形成されている。As shown in FIG. 8, in the conventional display device, in the direction parallel to the extending direction of the additional capacitor electrode 12, the additional capacitor electrode 1
An electric field is formed in parallel between the pixel electrode 2 and the picture element electrode l.
一方、第6図に示すように、網目状の付加容量用電極2
2を用いた表示装置では、付加容量用電極22と絵素電
極1とが対向する領域の外側に、漏洩電場が形成されて
いる。このような漏洩電場によって生じる浮遊容量によ
り、付加容量27の容量値が付加容量17のそれより大
きくなる。このように同一面積の付加容量用電極で比較
した場合、従来の付加容量17よりも、網目状の付加容
量用電極22を有する付加容量27の方が容量値が大き
くなる。On the other hand, as shown in FIG.
2, a leakage electric field is formed outside the region where the additional capacitance electrode 22 and the picture element electrode 1 face each other. Due to the stray capacitance caused by such a leakage electric field, the capacitance value of the additional capacitor 27 becomes larger than that of the additional capacitor 17. When comparing the additional capacitor electrodes having the same area in this way, the additional capacitor 27 having the mesh-like additional capacitor electrode 22 has a larger capacitance value than the conventional additional capacitor 17.
第9図に漏洩電場の付加容量に対する影響を説明するた
めの、平行平板コンデンサの断面図を示す。このコンデ
ンサの一方の電極30は絵素電極に対応し、簡単のため
に円板形状としである。電極31も同様に円板形状であ
り、その直径はdである。電極31は付加容量用電極の
一部分に対応している。電極31の外周には間隙gを隔
ててリング状の電極32が設けられている。電極32も
付加容量用電極の一部分に対応している。従って、電極
31及び32は、それぞれ隣接する付加容量用電極の部
分に相当する。電極31及び32と、電極30との間隔
はtである。このような平行平板コンデンサに於て、電
極31と電極30との間に形成される容量Cvは、gが
dに比べて十分小さいとすると、真空中では次の式で表
される。FIG. 9 shows a cross-sectional view of a parallel plate capacitor for explaining the influence of a leakage electric field on additional capacitance. One electrode 30 of this capacitor corresponds to a picture element electrode, and has a disk shape for simplicity. The electrode 31 is also disk-shaped, and its diameter is d. The electrode 31 corresponds to a part of the additional capacitance electrode. A ring-shaped electrode 32 is provided on the outer periphery of the electrode 31 with a gap g therebetween. The electrode 32 also corresponds to a part of the additional capacitance electrode. Therefore, the electrodes 31 and 32 correspond to portions of adjacent additional capacitance electrodes, respectively. The distance between the electrodes 31 and 32 and the electrode 30 is t. In such a parallel plate capacitor, the capacitance Cv formed between the electrodes 31 and 30 is expressed by the following equation in vacuum, assuming that g is sufficiently smaller than d.
π(d十Bg)2
Cv=0. 08854
t
ここで、Bは電極31及び32間の間隙gに関する補正
係数である。dlt、 gの単位は何れもcm。π(d×Bg)2 Cv=0. 08854 t Here, B is a correction coefficient regarding the gap g between the electrodes 31 and 32. The units of dlt and g are cm.
Cvの単位はppである。上式から解るように、電極3
1と電極30との間の容量Cvは、間隙gが大きくなる
ほど大きくなる。即ち、電極31と32とが離れて、電
極31の漏洩電場が増すほど大きくなる。逆に、間隙g
が0に近づくとCvは小さくなる。即ち、電極31と3
2とが接近し、電極31と30との間の電場が平行とな
ると、漏洩電場が殆ど無くなり、Cvは小さくなる。The unit of Cv is pp. As can be seen from the above equation, electrode 3
The capacitance Cv between the electrode 1 and the electrode 30 increases as the gap g increases. That is, as the electrodes 31 and 32 are separated and the leakage electric field of the electrode 31 increases, it becomes larger. On the contrary, the gap g
As Cv approaches 0, Cv becomes smaller. That is, electrodes 31 and 3
2 become close to each other and the electric fields between the electrodes 31 and 30 become parallel, the leakage electric field almost disappears and Cv becomes small.
更に、付加容量用電極が網目状を成しているため、付加
容量用電極の形成時に混入する異物や、亀裂などによる
付加容量用電極の断線の発生率の低減が図られている。Furthermore, since the additional capacitance electrode has a mesh shape, it is possible to reduce the incidence of breakage of the additional capacitance electrode due to foreign matter mixed in during formation of the additional capacitance electrode or cracks.
(実施例) 本発明を実施例について以下に説明する。(Example) The invention will now be described with reference to examples.
第1図に本発明のアクティブマトリクス表示装置に用い
られるアクティブマトリクス基板の平面図を示す。第2
図に第1図のn−n線に沿った断面図を示す。絶縁性基
板5上に絵素電極1がマトリクス状に配列されている。FIG. 1 shows a plan view of an active matrix substrate used in an active matrix display device of the present invention. Second
The figure shows a sectional view taken along line nn in FIG. 1. Picture element electrodes 1 are arranged in a matrix on an insulating substrate 5.
絵素電極1の間には、一方向に平行するソースバス配線
3と、ソースバス配線3に直交するゲートバス配線4が
設けられている。ゲートバス配線4上には逆スタガ型の
TFT2が形成されている。TPT2のソース電極15
はソースバス配線3に接続され、ドレイン電極16は絵
素電極1に接続されている。ゲートバス配線4の一部が
TPT2のゲート電極4aとして機能している。Between the picture element electrodes 1, a source bus line 3 parallel to one direction and a gate bus line 4 orthogonal to the source bus line 3 are provided. An inverted staggered TFT 2 is formed on the gate bus wiring 4 . Source electrode 15 of TPT2
is connected to the source bus wiring 3, and the drain electrode 16 is connected to the picture element electrode 1. A part of the gate bus wiring 4 functions as a gate electrode 4a of the TPT2.
絵素電極1の下方には、付加容量用電極22が形成され
ている。付加容量用電極22はゲートバス配線4と同時
に形成される。付加容量用電極22には8つの開口部が
設けられ、これにより付加容量用電極22は網目状を成
している。ゲートバス配線4及び付加容量用電極22と
、絵素電極1との間には、後述するゲート絶縁膜6が全
面に形成されている。絵素電極lと付加容量用電極22
との間で付加容量27が形成されている。An additional capacitance electrode 22 is formed below the picture element electrode 1 . The additional capacitance electrode 22 is formed simultaneously with the gate bus wiring 4. Eight openings are provided in the additional capacitor electrode 22, so that the additional capacitor electrode 22 has a mesh shape. A gate insulating film 6, which will be described later, is formed over the entire surface between the gate bus wiring 4 and the additional capacitance electrode 22 and the picture element electrode 1. Picture element electrode l and additional capacitance electrode 22
An additional capacitor 27 is formed between the two.
第2図を参照しながら、TPT2及び付加容量27の断
面構成を説明する。絶縁性基板5上にゲートバス配線4
及び付加容量用電極22がノくターン形成されている。The cross-sectional configuration of the TPT 2 and the additional capacitor 27 will be explained with reference to FIG. Gate bus wiring 4 on insulating substrate 5
Further, the additional capacitance electrode 22 is formed into a notch.
付加容量用電極22は上述のように網目状に形成されて
いる。付加容量用電極22上には陽極酸化膜11が形成
されている。ゲートバス配線4及び付加容量用電極22
を覆って全面に、ゲート絶縁膜6が形成されている。The additional capacitance electrode 22 is formed in a mesh shape as described above. An anodic oxide film 11 is formed on the additional capacitance electrode 22 . Gate bus wiring 4 and additional capacitance electrode 22
A gate insulating film 6 is formed over the entire surface.
ゲートバス配線4のゲート電極4aとして機能する部分
の上には、ゲート絶縁膜6を介してa −3j(i)か
ら成る半導体膜7が形成されている。A semiconductor film 7 made of a -3j(i) is formed on the portion of the gate bus wiring 4 that functions as the gate electrode 4a with a gate insulating film 6 interposed therebetween.
半導体膜7上の中央部には絶縁層8が設けられている。An insulating layer 8 is provided at the center of the semiconductor film 7 .
また、半導体膜7上にはa−8i(n”)から成るコン
タクト層9.9が形成されている。コンタクト層9.9
の上にはそれぞれソース電極15及びドレイン電極16
が形成されている。Further, a contact layer 9.9 made of a-8i(n'') is formed on the semiconductor film 7. Contact layer 9.9
On top of these are a source electrode 15 and a drain electrode 16, respectively.
is formed.
コンタクト層9.9は半導体層7とソース電極15及び
ドレイン電極16との間をオーミ・2り接触させるため
に設けられる。また、絶縁層8はコンタクト層9.9、
ソース電極15及びドレイン電極16のパターン形成時
に用いられる工・ソチャントから半導体層7を保護する
ために設けられている。Contact layer 9.9 is provided for making ohmic contact between semiconductor layer 7 and source electrode 15 and drain electrode 16. Further, the insulating layer 8 includes a contact layer 9.9,
It is provided to protect the semiconductor layer 7 from the chemical agent used when patterning the source electrode 15 and drain electrode 16.
TFT2の側方のゲート絶縁膜6上には、絵素電極1が
パターン形成されている。絵素電極1はドレイン電極1
6に接続されている。絵素電極1のTFT2とは反対側
の端部は、付加容量用電極22に陽極酸化膜11及びゲ
ート絶縁膜6を介して重畳されている。前述のように、
絵素電極1の端部と付加容量用電極22とによって、付
加容量27が形成されている。TFT2、絵素電極1及
び付加容量27を覆って全面に、保護膜10が堆積され
ている。A picture element electrode 1 is patterned on the gate insulating film 6 on the side of the TFT 2 . Picture element electrode 1 is drain electrode 1
6. The end of the picture element electrode 1 on the opposite side from the TFT 2 is overlapped with the additional capacitance electrode 22 via the anodic oxide film 11 and the gate insulating film 6. As aforementioned,
An additional capacitor 27 is formed by the end of the picture element electrode 1 and the additional capacitor electrode 22. A protective film 10 is deposited over the entire surface, covering the TFT 2, the picture element electrode 1, and the additional capacitor 27.
このような構成を有するアクティブマトリクス基板と、
対向電極が設けられた対向基板との間に液晶等の表示媒
体が封入され、アクティブマトリクス表示装置が構成さ
れる。An active matrix substrate having such a configuration,
A display medium such as a liquid crystal is sealed between the display medium and a counter substrate provided with a counter electrode, thereby forming an active matrix display device.
本実施例では付加容量用電極22が網目状を成している
ので、付加容量用電極22と絵素電極1とが対向してい
る領域の外部には、漏洩電場が多く存在している。この
漏洩電場によって生じる浮遊容量により、付加容量が増
加することになる。In this embodiment, since the additional capacitor electrode 22 has a mesh shape, a large amount of leakage electric field exists outside the region where the additional capacitor electrode 22 and the picture element electrode 1 face each other. Additional capacitance increases due to stray capacitance caused by this leakage electric field.
このように本実施例では、従来と同様の面積を有する付
加容量用電極を用いて、従来より大きな値の付加容量が
得られる。従って、従来と同様の開口率で、従来より絵
素電極1の電位を十分に保持し得るアクティブマトリク
ス表示装置が得られる。In this way, in this embodiment, a larger value of additional capacitance than the conventional one can be obtained by using the additional capacitor electrode having the same area as the conventional one. Therefore, an active matrix display device can be obtained which can maintain the potential of the picture element electrode 1 more fully than in the past with the same aperture ratio as in the past.
更に、本実施例では付加容量用電極22が第1図に示す
ような網目状を成しているため、付加容量用電極22の
形成時に混入する異物や、亀裂等による付加容量用電極
22の断線の発生率が低減されている。従って、本実施
例の付加容量用電極22の形状により、表示装置の歩留
りの同上が図られている。Furthermore, in this embodiment, the additional capacitance electrode 22 has a mesh shape as shown in FIG. The incidence of wire breaks is reduced. Therefore, the shape of the additional capacitance electrode 22 of this embodiment helps to improve the yield of the display device.
(発明の効果)
本発明のアクティブマトリクス表示装置では開口率の低
下を招くことなく付加容量の増大が図られている。しか
も、付加容量用電極の断線の発生も低減されている。従
って、本発明によれば高い画像品位を有する表示装置が
高い歩留りで得られる。(Effects of the Invention) In the active matrix display device of the present invention, additional capacitance can be increased without reducing the aperture ratio. Moreover, the occurrence of disconnection of the additional capacitance electrode is also reduced. Therefore, according to the present invention, a display device having high image quality can be obtained with high yield.
4、 ゛ の な! ■
第1図は本発明のアクティブマトリクス表示装置の1実
施例に用いられるアクティブマトリクス基板の平面図、
第2図は第1図のn−tt線に沿った断面図、第3図は
従来のアクティブマトリクス基板の平面図、第4図は第
3図のIV−IV線に沿った断面図、第5図は本発明表
示装置に用いられる付加容量用電極の一例を示す平面図
、第6図は第5図の付加容量用電極を用いた表示装置の
、第5図におけるvi−vr線に沿った断面図、第7図
は従来の表示装置に用いられる付加容量用電極の平面図
、第8図は第7図の付加容量用電極を用いた表示装置の
、第7図における■−■線に沿った断面図、第9図は付
加容量用電極の形状が電場に与える効果を説明するため
の平行平板コンデンサの断面図である。4. Don't worry! ■ Figure 1 is a plan view of an active matrix substrate used in one embodiment of the active matrix display device of the present invention;
2 is a sectional view taken along the line ntt in FIG. 1, FIG. 3 is a plan view of a conventional active matrix substrate, and FIG. 4 is a sectional view taken along the line IV-IV in FIG. FIG. 5 is a plan view showing an example of the additional capacitance electrode used in the display device of the present invention, and FIG. 6 is a plan view of the display device using the additional capacitance electrode shown in FIG. 7 is a plan view of an electrode for additional capacitance used in a conventional display device, and FIG. 8 is a cross-sectional view of a display device using the electrode for additional capacitance shown in FIG. FIG. 9 is a cross-sectional view of a parallel plate capacitor for explaining the effect that the shape of the additional capacitance electrode has on the electric field.
1・・・絵素電極、2・・・TFT、3・・・ソースバ
ス配線、4・・・ゲートバス配線、4a・・・ゲート電
極、5・・・絶縁性基板、6・・・ゲート絶縁膜、7・
・・半導体層、8・・・絶縁層、9・・・コンタクト層
、10・・・保護膜、11・・・陽極酸化膜、15・・
・ソース電極、16・・・ドレイン電極、22・・・付
加容量用電極、27・・・付加容量、30. 31.
32・・・電極。DESCRIPTION OF SYMBOLS 1... Picture element electrode, 2... TFT, 3... Source bus wiring, 4... Gate bus wiring, 4a... Gate electrode, 5... Insulating substrate, 6... Gate Insulating film, 7.
... Semiconductor layer, 8... Insulating layer, 9... Contact layer, 10... Protective film, 11... Anodic oxide film, 15...
- Source electrode, 16... Drain electrode, 22... Electrode for additional capacitance, 27... Additional capacitor, 30. 31.
32...electrode.
以上that's all
Claims (1)
基板内面にマトリクス状に配列された絵素電極と、該絵
素電極に誘電体層を介して対向する付加容量用電極と、
を有するアクティブマトリクス表示装置であって、 該付加容量用電極が網目状を成しているアクティブマト
リクス表示装置。[Claims] 1. A pair of insulating substrates, pixel electrodes arranged in a matrix on the inner surface of one of the pair of substrates, and facing the pixel electrodes with a dielectric layer interposed therebetween. an electrode for additional capacitance,
An active matrix display device having: an active matrix display device in which the additional capacitance electrode has a mesh shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252554A JPH03113426A (en) | 1989-09-28 | 1989-09-28 | Active matrix display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252554A JPH03113426A (en) | 1989-09-28 | 1989-09-28 | Active matrix display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03113426A true JPH03113426A (en) | 1991-05-14 |
Family
ID=17238986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252554A Pending JPH03113426A (en) | 1989-09-28 | 1989-09-28 | Active matrix display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03113426A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140033792A (en) * | 2012-09-10 | 2014-03-19 | 삼성디스플레이 주식회사 | Display device |
-
1989
- 1989-09-28 JP JP1252554A patent/JPH03113426A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140033792A (en) * | 2012-09-10 | 2014-03-19 | 삼성디스플레이 주식회사 | Display device |
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