JPH03113441U - - Google Patents

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JPH03113441U
JPH03113441U JP2311390U JP2311390U JPH03113441U JP H03113441 U JPH03113441 U JP H03113441U JP 2311390 U JP2311390 U JP 2311390U JP 2311390 U JP2311390 U JP 2311390U JP H03113441 U JPH03113441 U JP H03113441U
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Description

【図面の簡単な説明】
第1図は本考案の一実施例のキヤツシユメモリ
制御回路の構成を示す構成図、第2図は従来のI
/Oプロセツサ周辺の回路構成を示す構成図であ
る。 11……メインプロセツサ、12……主記憶、
13……メインプロセツサバス、14……I/O
制御装置、15……キヤツシユメモリ回路、15
A……キヤツシユメモリ、15B……キヤツシユ
制御回路、15C……常駐データ用キヤツシユメ
モリ、15D……比較演算手段、16……I/O
プロセツサ、17……I/Oプロセツサ内部バス
、18−1〜18−n……I/O制御回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 I/Oプロセツサ16と共に使用されるキヤツ
    シユメモリを制御するキヤツシユメモリ制御回路
    において、 キヤツシユメモリ15Aと、 キヤツシユメモリ15Aを制御するキヤツシユ
    制御手段15Bと、 常駐データを格納するための常駐データ用キヤ
    ツシユメモリ15Cと、 常駐データ用キヤツシユメモリ15Cの常駐デ
    ータがヒツトしたか否かを検出し、常駐データ用
    キヤツシユメモリ15Cがヒツトしているときに
    キヤツシユ制御手段15Bに動作停止命令を与え
    ると共に、I/Oプロセツサ16とデータのやり
    取りを行なう比較演算手段15Dとを備え、 常駐データ用キヤツシユメモリ15Cには高速
    な応答が必要なプログラムを割り当てておき、常
    駐データ用キヤツシユメモリ15Cがヒツトした
    ときには比較演算手段15Dからの動作停止命令
    によりキヤツシユ制御手段15Bから主記憶12
    へのアクセス要求を停止させるよう構成したこと
    を特徴とするキヤツシユメモリ制御回路。
JP2311390U 1990-03-07 1990-03-07 Pending JPH03113441U (ja)

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ID=31526112

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JP (1) JPH03113441U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149602A (ja) * 2005-11-30 2007-06-14 Mitsumi Electric Co Ltd コネクタ、コネクタ用レセプタクル、及びコネクタ用プラグ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149602A (ja) * 2005-11-30 2007-06-14 Mitsumi Electric Co Ltd コネクタ、コネクタ用レセプタクル、及びコネクタ用プラグ

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