JPH03116785A - 不活性化層を備える半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は５重なり合って続き導電形の交替する複数の
領域を有する半導体基体と、半導体基体の表面に現れる
ｐｎ接合と、非晶質半導体材料から成る不活性化層とを
備える半導体デバイスに関する。

［従来の技術］ この種の半導体デバイスは例えばドイツ連邦共和国特許
出願公開第２７３０３８７号公報に記載されている。非
晶質半導体材料は、残留圧力の小さい真空中で少なくと
もｐｎ接合が表面に現れる個所で結晶質半導体基体の表
面上に蒸着されるシリコンである。続いて不活性化層が
熱処理される。この種の不活性化された半導体基体を備
える半導体デバイスは、約４ｋＶの電圧まで逆電流特性
曲線の十分な安定性を示す。

４ｋＶを超える一層高い逆電圧に対して用いられるサイ
リスタ及びプレーナダイオードのような半導体デバイー
スは、前記の層によっては満足に不活性化することがで
きない、なぜならばこのような電圧では前記の不活性化
層による逆耐圧性能が低下するからである。このことは
半導体基体の表面での反転層の形成及び／又は高すぎる
電界強さによる表面降伏に起因する。しかしながら不活
性化のために電荷反転可能な状態の高い密度を有する半
導体材料を使用することが望ましい、なぜならばこのこ
とは絶縁体と対照的に高い欠陥密度のために、活性のデ
バイス領域を電気的に遮蔽するという長所を有するから
である。この種の不活性化によるときだけ表面電荷を中
和することができる。

［発明が解決しようとする課題］ この発明の課題は、通常の縁輪郭を備え４ｋＶ以上のオ
フ状態電圧及び逆電圧により作動させようとするデバイ
スに対しても用いることができるように、前記の種類の
不活性化層を改良することにある。

［課題を解決するための手段］ この課題はこの発明に基づき、非晶質半導体材料が次の
条件、すなわち ａ）　　　ｉｏ　　／σ＞ｄ　　（ｄＥ／ｄｘ）ｍａｘ
ｂ）　　　ｖｂｎ≦Ｅｇ／２、Ｖｂｐ≦Ｅｇ／２を満足
し、ここで ｉｏ　：非晶質・結晶質ヘテロ接合の逆電流密度σ：非
晶質層の導電率 ｄ：非晶質の厚さ （ｄ　Ｅ／　ａ　ｘ）　ｗａｘ　　：逆方向電圧を加え
られた半導体デバイスの表面での最大電界勾配 ｖｂｐ、ｖｂｏ：非晶質層の表面電位だけ低下した障壁
高さ Ｅ９　二結品質半導体基体中のエネルギーギャップであ
ることにより解決される。

不活性化層が真空中で蒸着され続いて熱処理されたシリ
コンから成れば、非晶質シリコンが１０１９〜１０２０
　ｃ　ｍ−３望ましくは２Ｘ１０１９ｃｍ−”の濃度に
よりドープされることにより、両条件が満たされる。す
なわちこのドーピングにより導電率σが低下し、比ｉｏ
／σが増大する。更にこのドーピングによりフェルミ準
位が条件ｂ）を満たすように移動する。

前記ドーピングにより非晶質シリコン中のドナー的状態
の数がそのアクセプタ的状態の数にほぼ等しくなる。

［実施例］ 次にこの発明に基づく複数の半導体デバイスを示す図面
により、この発明の詳細な説明する。

第１図にはプレーナダイオードの部分断面図が示されて
いる。プレーナダイオードはｎ導電形基板ｌを有し、こ
の基板の中にｐ゛にドープされた領域２が埋め込まれて
いる。基板と領域２との表面は不活性化層３により覆わ
れ、この不活性化層は例えば高真空中で蒸着されたシリ
コンの非晶質半導体材料から成る。基板１と領域２との
間にはｐｎ接合４が存在する。このｐｎ接合は、基板１
に電圧子〇が印加され領域２が大地電位にあるとき、逆
方向にバイアスされている。それにより破線５，６によ
り画成される形状を有する空間電荷領域が広がる。半導
体基体の表面の電界強さの横方向成分は右に向いた矢印
Ｅにより示されている。非晶質層３は結晶質半導体基体
と共にヘテロ接合を形成し、このヘテロ接合は基板ｌと
層３との間ではダイオード７により記号化され、領域２
と層３との間ではダイオード８により記号化されている
０層３自体は直列抵抗９により記号化された導電率を有
する。これらの抵抗はダイオード７の７ノードとダイオ
ード８のカソードとの間に置かれている。ダイオードと
抵抗とは図では前記のように記号化されて示されている
が、実際はヘテロ接合は細かく分散された無限に多数の
ダイオードと抵抗とにより形成される。

第２図には非晶質層３の面要素が示されている０面要素
は厚さｄと幅ｌと長さｄｘとを有する。横に左から面要
素の中を流れる電流は符号Ｉで示されている。半導体基
体から流入する電流成分はｄＩであり、従って右方向へ
面要素から流出する電流はＩ＋ｄＩである０面要素の左
縁に従属する電界強さはＥ　（ｘ）である、同様に右縁
での電界強さはＥ　（ｘ＋ｄｘ）であり、面要素にわた
る電界強さの増分はｄＥ　（Ｘ）である。

非晶質・結晶質ヘテロ接合の降伏を防止するために、次
の条件すなわち ｉｏ　／　ｃｒ＞ｄ　（ｄＥ／　ｄｘ）　ＩａＸを満た
さなければならない、ここで ｉｏ　＝前記ヘテロ接合の逆電流密度 σ：非晶質層３の導電率 （ｄ　Ｅ／　ｄ　Ｘ）　ｗａｘ　　：基板ｌと領域２と
から成り逆方向電圧を加えられたダイオードの表面での
最大電界勾配 ｄ：非晶質層、の厚さ である。

非晶質層３の導電率σは、比ｉＧ／σがｄ（ｄＥ　／　
ｄ　Ｘ　）　ｗａｘ　より大となるように、ドーピング
により低下させることができる。それにより非晶質不活
性化層と半導体基体の結晶質シリコンとの間のヘテロ接
合で、許容できないほど高く降伏をもたらす電圧降下を
防止することができる。

ヘテロ接合の降伏を防止するという要求のほかに、反転
層を防止するという要求をも満たさなければならない、
説明のために第３図に示す帯域モデルが用いられる。伝
導帯は符号ＥＣで示され、価電子帯は符号Ｅｇで示され
、禁止帯は符号Ｅ９で示されている。逆方向電圧を加え
られた非晶質・結晶質ヘテロ接合の擬フエルミ準位は符
号ＥＦＩＩとＥＦｎで示されている。

反転を防止しようとするとき、ｐにドープされた基板上
で次の条件が成立する。

Ｅ　（−Ｅ　Ｆｎ≧Ｅｇ／２ これは次式と等価である。

ｖｂｐ≦Ｅ９／２ Ｖｂｐ＝　Ｖｂｏｐ　−＊ａｐ Ｖｂｐ−ＶｂＯｐ　−＊”ｐ≦Ｅｑ　／　２ここで Ｖｌ’ｐ：ｐ基板上のヘテロ接合の有効障壁高さＶｂＯ
ｐ：Ｐ基板上の非晶質シリコン中の障壁高さψδ、：ｐ
基板上の非晶質シリコンの表面電位である。ｎにドープ
された基板上では同様に次式が成立する。

Ｖｂｎ＝ＶｂＯｎ−ψａｎ≦Ｅ９／２ 更に次の条件が成立する。

Ｖ　ｂＯｎ　＋　Ｖ　ｂＯｐ　＝　Ｅ　ｇ非晶質蒸着シ
リコンの場合には状態密度は高く表面電位ψａは小さい
０表面電位は０．ｌｅＶの程度の大きさである。従って
前記障壁高さがほぼ等しい大きさとなることが必要であ
る。

ｖｂｏ、ｌ中Ｖｂｏｐ　中Ｅ９　／　２従って障壁高さ
はＥｇ／２から量ψａだけしか異なることを許されず、
非晶質シリコンの相応のドーピングにより調節される　
１Ｑ１９〜ｌＱ２０Ｃｍ−３望ましくは２ＸＩ　０１９
ｃｍ−３の前記ホウ素ドーピング濃度によりフェルミ準
位が約０ｏ１ｅＶだけ移動する。障壁高さは補整されて
いない非晶質シリコンの場合に次の値である。

Ｖｂｏｎ　＝０　、３６ｅＶ ＶｂＯＰ＝０．７６ｅＶ ｐにドープされ補整された非晶質シリコンの場合には障
壁高さは次の値となる。

Ｖｌｌｏｎ＝０．４６ｅＶ ＶｂＯｌｌ　＝０　、６６ｅＶ 前記のように熱処理された非晶質蒸着シリコンの場合に
は接触電位ψａｐ及びψａｎは０．１ｅＶの程度の大き
さであるので１反転条件が抑制される。

Ｖｂｐ＝　０．８８ｅＶ−０，１ｅＶ−０，５８ｅＶ　
＝　Ｅｇ　／　２Ｖ　ｂｎ　−０，４８ｅＶ−０，１ｅ
Ｖ−０，３８ｅＶ　＜Ｅｇ　／　２第４図に示す実施例
は半導体基体１１を備えたサイリスタであり、この半導
体基体は破線で示された軸線に対し回転対称である。半
導体基体はｎにドープされた内部領域１２を有し、この
内部領域にはカソード側に強くｐにドープされたカソー
ドベース領域１４が接続し、アノード側に強くｐにドー
プされたアノード領域１３が接続する。領域１４中には
カソード中央領域１５が平らに埋め込まれている。領域
１４と１５との間にはｐｎ接合１Ｂが存在し、領域１２
と１４との間にはｐｎ接合１９が存在し、領域１２と１
３との間にはＰｎ接合２０が存在する。カソード中央領
域１５はカソード電極１６に接触し、アノード領域１３
は７ノード電極１７に接触する。

半導体基体は従来の縁構造を有する。すなわちｐｎ接合
２０と領域１２の第１の縁面２１との間の角度αは正で
あり、ｐｎ接合１９に対する平行線と領域１４の第２の
縁面２２との間の角度βは負である。この角度は小さく
数０の程度の大きさである。

半導体基体１１はｐｎ接合１８．１９．２０が基体表面
に現れる個所で不活性化層２３により覆われている。こ
の不活性化層は例えば蒸着された非晶質シリコンから成
り、このシリコンはホウ素をｌ　Ｑ　１９〜ｌ　Ｑ　２
０　ｃｍ−３望ましくは２Ｘ１０１９ｃｍ−３のドーピ
ング濃度にドープされている。この濃度のドーピングの
場合には非晶質シリコンのドナー的状態が少なくともほ
ぼ相殺されている。

蒸着された層は１１００ｎの厚さを有する。この層は半
導体基体の縁輪郭のエツチングの後に、高真空設備中で
電子ビーム加熱蒸発により約１０−７ｍｂａｒの残留圧
力で０　、２　ｎ　ｍ　／　Ｓの速度により約２００°
Ｃの基板温度で蒸着される。続いてこの層は約１０時間
約３４０’Ｃで熱処理される。この層は窒素又は空気又
は真空中で熱処理することができる。このようにして蒸
着された非晶質シリコン層は熱処理の後にもしｐにドー
プされていないと著しいｎ導電性を有する。従ってこの
ことはｐにドープされた領域１４の範囲に反転をもたら
し、このことはサイリスタのオフ状態電圧の低下となっ
て現れる。ｐドーピングは蒸着しようとするシリコン原
料に１０１９〜１０２０ｃｍ−３のホウ素濃度を添加す
ることにより達成される。

そして前記方法に基づき製造された不活性化層２３上に
は機械的保護のために保護層２４が被覆され、この保護
層は例えばシリコーンゴムから成る。この層は半導体基
体の表面の電気的状態に影響を与えるキャリヤを含む必
要はない。

相応の寸法選択及びそれ自体公知の第４図に示す縁面輪
郭形成の場合に、６ｋＶのオフ状態電圧又は逆電圧を有
する半導体デバイスを長期間安定して不活性化すること
ができる。

蒸着された非晶質シリコンの代わりに例えばスパッタさ
れたシリコン、非晶質ＳｉＣ又はａｃ：Ｈ（水素を含む
非晶質炭素）を用いることもできる。第４図に示された
縁輪郭及びデバイスと異なるもの、例えばブレーナダイ
オードを同様に不活性化することができる。前記の諸物
質は非晶質シリコンと同様に電荷反転可能な状態の高い
密度により従って良好な遮蔽効果により優れており２こ
れらの層はデバイスの製造プロセスと両立し得る。これ
らの層は小さい導電率を有するにすぎないので、不活性
化層の中の寄生逆電流はデバイスの逆電流に比べて小さ
く保たれる。

【図面の簡単な説明】

第１図はこの発明に基づくプレーナダイオードの一実施
例の部分断面図、第２図は第１図に示す不活性化層の面
要素の斜視図、第３図は半導体基体と不活性化層との接
合部の帯域モデルを示す図、第４図はこの発明に基づく
サイリスタの一実施例の半部断面図である。 １１・・・半導体基体 １２〜１５・・・領域 １８〜２０・・・ｐｎ接合 ２３・・・不活性化層 ＦＩＧ　１ ＦＩＧ　２ ＦＩＧ３ ＦＩＧ４

Claims (4)

【特許請求の範囲】
1. （１）重なり合って続き導電形の交替する複数の領域（
   １５、１４、１２、１３）を有する半導体基体（１１）
   と、半導体基体の表面に現れるｐｎ接合（１８、１９、
   ２０）と、非晶質半導体材料から成る不活性化層（２３
   ）とを備える半導体デバイスにおいて、非晶質半導体材
   料が次の条件、すなわち ａ）ｉ＿０／σ＞ｄ（ｄＥ／ｄｘ）＿ｍ＿ａ＿ｘｂ）Ｖ
   ＾ｂ＿ｎ≦Ｅ＿ｇ／２、Ｖ＾ｂ＿ｐ≦Ｅ＿ｇ／２を満足
   し、ここで ｉ＿０：非晶質・結晶質ヘテロ接合の逆電流密度 σ：非晶質層の導電率 ｄ：非晶質の厚さ （ｄＥ／ｄｘ）＿ｍ＿ａ＿ｘ：逆方向電圧を加えられた
   半導体デバイスの表面での最大電界勾配 Ｖ＾ｂ＿ｐ、Ｖ＾ｂ＿ｎ：非晶質層の表面電位だけ低下
   した障壁高さ Ｅ＿ｇ：結晶質半導体基体中のエネルギー ギャップ であることを特徴とする不活性化層を備えた半導体デバ
   イス。
2. （２）非晶質半導体材料のドナー的状態の数がそのアク
   セプタ的状態の数に少なくともほぼ等しいように、非晶
   質半導体材料がドープされていることを特徴とする請求
   項１記載の半導体デバイス。
3. （３）真空中で蒸着され続いて熱処理された非晶質シリ
   コンから成る不活性化層を備え、非晶質シリコンが１０
   ＾１＾９〜１０＾２＾０ｃｍ＾−＾３の濃度によりホウ
   素をドープされていることを特徴 とする請求項１又は２記載の半導体デバイ ス。
4. （４）濃度が２×１０＾１＾９ｃｍ＾−＾３であること
   を特徴とする請求項３記載の半導体デバイス。