JPH03117106A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH03117106A JPH03117106A JP1251907A JP25190789A JPH03117106A JP H03117106 A JPH03117106 A JP H03117106A JP 1251907 A JP1251907 A JP 1251907A JP 25190789 A JP25190789 A JP 25190789A JP H03117106 A JPH03117106 A JP H03117106A
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- differential
- circuit
- differential amplifier
- transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、差動増幅回路に関するもので、例えば、通
信用変復調装置（ＭＯＤＥＭ：モデム）のＡ／Ｄ （ア
ナログ／ディジタル）変換回路等に含まれる差動増幅回
路に利用して特に有効な技術に関するものである。
信用変復調装置（ＭＯＤＥＭ：モデム）のＡ／Ｄ （ア
ナログ／ディジタル）変換回路等に含まれる差動増幅回
路に利用して特に有効な技術に関するものである。
一対の差動ＭＯＳＦＥＴ （金属酸化物半導体型電界効
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）又は
差動バイポーラトランジスタ（以下、トランジスタと略
称する）を基本構成とする差動増幅回路がある。また、
差動増幅回路を含むＡ／Ｄ変換回路があり、このような
Ａ／Ｄ変換回路を備える通信用変復調装置がある。
果トランジスタ。この明細書では、ＭＯＳＦＥＴをして
絶縁ゲート型電界効果トランジスタの総称とする）又は
差動バイポーラトランジスタ（以下、トランジスタと略
称する）を基本構成とする差動増幅回路がある。また、
差動増幅回路を含むＡ／Ｄ変換回路があり、このような
Ａ／Ｄ変換回路を備える通信用変復調装置がある。
差動増幅回路については、例えば、１９８２年１２月発
行のｒアイ・イー・イー・イー ジャーナル・オブ・ソ
リッド・ステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒ
ｎａｌ Ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒ−
ｃｕｉｔｓ ） Ｖｏ ｌ、 ＳＣ１７、ＮＯ，６Ｊ等
に記載されている。
行のｒアイ・イー・イー・イー ジャーナル・オブ・ソ
リッド・ステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒ
ｎａｌ Ｏｆ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒ−
ｃｕｉｔｓ ） Ｖｏ ｌ、 ＳＣ１７、ＮＯ，６Ｊ等
に記載されている。
第２図には、一対の差動ＭＯＳＦＥＴＱＩ ２・Ｑ１３
を基本構成とする従来のＣＭＯ３型Ｏ３増幅回路の回路
図が例示されている。また、第３図には、一対の差動ト
ランジスタＴ５・Ｔ６を基本構成とする従来のバイポー
ラ型差動増幅回路の回路図が例示されている。
を基本構成とする従来のＣＭＯ３型Ｏ３増幅回路の回路
図が例示されている。また、第３図には、一対の差動ト
ランジスタＴ５・Ｔ６を基本構成とする従来のバイポー
ラ型差動増幅回路の回路図が例示されている。
このうち、第２図のＣＭＯ３型Ｏ３増幅回路では、差動
ＭＯＳＦＥＴＱＩ ２・Ｑ１３のドレイン側に、電流ミ
ラー形態とされた一対のＰチャンネルＭＯＳＦＥＴＱ３
及びＱ４からなる能動負荷（アクティブ負荷）が設けら
れる。このため、ＭＯＳＦＥＴＱＩ ４からなる定電流
源により供給される動作電流は、差動ＭＯＳＦＥＴＱＩ
２及びＱ１３に均等に分流され、これによって差動増
幅回路のオフセント電圧が解消される。一方、第３図の
バイポーラ型差動増幅回路では、差動トランジスタを基
本構成とすることで、差動増幅回路の増幅率を大きくで
きるとともに、後述する理由から、フリッカ−ノイズを
抑え、差動増幅回路のＳ／Ｎ比を高めることができる。
ＭＯＳＦＥＴＱＩ ２・Ｑ１３のドレイン側に、電流ミ
ラー形態とされた一対のＰチャンネルＭＯＳＦＥＴＱ３
及びＱ４からなる能動負荷（アクティブ負荷）が設けら
れる。このため、ＭＯＳＦＥＴＱＩ ４からなる定電流
源により供給される動作電流は、差動ＭＯＳＦＥＴＱＩ
２及びＱ１３に均等に分流され、これによって差動増
幅回路のオフセント電圧が解消される。一方、第３図の
バイポーラ型差動増幅回路では、差動トランジスタを基
本構成とすることで、差動増幅回路の増幅率を大きくで
きるとともに、後述する理由から、フリッカ−ノイズを
抑え、差動増幅回路のＳ／Ｎ比を高めることができる。
ところが、これらの差動増幅回路には、それぞれ次のよ
うな問題点があることが、本願発明者等によって明らか
となった。すなわち、差動増幅回路のＳ／Ｎ比は、入力
段の差動トランジスタから発生されるフリッカ−ノイズ
によって左右され、特に水平構造とされるＭＯＳＦＥＴ
を基本構成とした第２図の差動増幅回路では、入力ＭＯ
ＳＦＥＴＱ１２及びＱ１３から発生されるフリッカ−ノ
イズによって差動増幅回路のＳ／Ｎ比が大きく低下する
。周知のように、差動増幅回路におけるフリッカ−ノイ
ズＶｅｑは、入力ＭＯＳ Ｆ ＥＴのチャネル幅及びチ
ャネル長をそれぞれＷＩ及びＬｌとし、負荷ＭＯＳＦＥ
Ｔのチャネル長をＬ２、ＰチャンネルＭＣ）ＳＦＥＴ及
びＮチャンネルＭＯＳＦＥＴのフリッカ−ノイズ係数を
それぞれＫｐ及びＫｎ、移動度をそれぞれμｐ及びμｎ
、周波数をｆとするとき、 となり、はぼ入力ＭＯＳＦＥＴＱＩ ２及びＱ１３のチ
ャネル幅及びチャネル長に反比例する。したかって、フ
リッカ−ノイズを低減するには、入力ＭＯＳＦＥＴＱＩ
２及びＱ４３のサイズすなわちそのチャネル幅及びチ
ャネル長を大きくする必要がある。このことは、差動増
幅回路のレイアウト所要面積を増大させるとともに、入
力ＭＯＳＦＥＴＱ１２及びＱ１３の寄生容量を大きくし
、差動増幅回路の高速化を制限する一因となる。
うな問題点があることが、本願発明者等によって明らか
となった。すなわち、差動増幅回路のＳ／Ｎ比は、入力
段の差動トランジスタから発生されるフリッカ−ノイズ
によって左右され、特に水平構造とされるＭＯＳＦＥＴ
を基本構成とした第２図の差動増幅回路では、入力ＭＯ
ＳＦＥＴＱ１２及びＱ１３から発生されるフリッカ−ノ
イズによって差動増幅回路のＳ／Ｎ比が大きく低下する
。周知のように、差動増幅回路におけるフリッカ−ノイ
ズＶｅｑは、入力ＭＯＳ Ｆ ＥＴのチャネル幅及びチ
ャネル長をそれぞれＷＩ及びＬｌとし、負荷ＭＯＳＦＥ
Ｔのチャネル長をＬ２、ＰチャンネルＭＣ）ＳＦＥＴ及
びＮチャンネルＭＯＳＦＥＴのフリッカ−ノイズ係数を
それぞれＫｐ及びＫｎ、移動度をそれぞれμｐ及びμｎ
、周波数をｆとするとき、 となり、はぼ入力ＭＯＳＦＥＴＱＩ ２及びＱ１３のチ
ャネル幅及びチャネル長に反比例する。したかって、フ
リッカ−ノイズを低減するには、入力ＭＯＳＦＥＴＱＩ
２及びＱ４３のサイズすなわちそのチャネル幅及びチ
ャネル長を大きくする必要がある。このことは、差動増
幅回路のレイアウト所要面積を増大させるとともに、入
力ＭＯＳＦＥＴＱ１２及びＱ１３の寄生容量を大きくし
、差動増幅回路の高速化を制限する一因となる。
一方、第３図のバイポーラ型差動増幅回路では、入力ト
ランジスタがいわゆる縦積構造のバイポーラトランジス
タＴ５及びＴ６に置き換えられることから、上記のよう
なフリッカ−ノイズはほぼ問題とならない。しかし、能
動負荷を構成するトランジスタＴ３及びＴ４のベース電
流に生じたわずかな差が、差動トランジスタＴ５・Ｔ６
のコレクタ電流に比較的大きな不均衡をもたらし、差動
増幅回路のオフセット電圧が増大する。
ランジスタがいわゆる縦積構造のバイポーラトランジス
タＴ５及びＴ６に置き換えられることから、上記のよう
なフリッカ−ノイズはほぼ問題とならない。しかし、能
動負荷を構成するトランジスタＴ３及びＴ４のベース電
流に生じたわずかな差が、差動トランジスタＴ５・Ｔ６
のコレクタ電流に比較的大きな不均衡をもたらし、差動
増幅回路のオフセット電圧が増大する。
この発明の目的は、そのレイアウト所要面積を増大させ
高速化を制限することなく、かつそのオフセット電圧を
増大させることなく、差動増幅回路のフリッカ−ノイズ
を抑制することにある。この発明の他の目的は、差動増
幅回路を含むＡ／Ｄ変換回路及び通信用変復−装置の低
コスト化ならびに動作の高速化及び安定化を図りつつ、
そのＳ／Ｎ比を高めることにある。
高速化を制限することなく、かつそのオフセット電圧を
増大させることなく、差動増幅回路のフリッカ−ノイズ
を抑制することにある。この発明の他の目的は、差動増
幅回路を含むＡ／Ｄ変換回路及び通信用変復−装置の低
コスト化ならびに動作の高速化及び安定化を図りつつ、
そのＳ／Ｎ比を高めることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。
この明細書の記述及び添付図面から明らかになるであろ
う。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、通信用変復副装置のＡ／Ｄ変換回路等に含ま
れる差動増幅回路を、相補入力信号を受ける一対の差動
バイポーラトランジスタと、上記差動バイポーラトラン
ジスタのコレクタ側に設けられ電流ミラー形態とされた
一対のＭＯＳ Ｆ ＥＴからなる能動負荷とを基本とし
て構成する。
れる差動増幅回路を、相補入力信号を受ける一対の差動
バイポーラトランジスタと、上記差動バイポーラトラン
ジスタのコレクタ側に設けられ電流ミラー形態とされた
一対のＭＯＳ Ｆ ＥＴからなる能動負荷とを基本とし
て構成する。
上記した手段によれば、入力トランジスタをバイポーラ
トランジスタとすることで、差動増幅回路のレイアウト
所要面積を増大させその高速化を制限することなく、フ
リフカ−ノイズを抑制できる。また、能動負荷をＭＯＳ
ＦＥＴにより構成することで、差動バイポーラトランジ
スタのコレクタ電流を均一化し、差動増幅回路のオフセ
ット電圧を抑制できる。その結果、差動増幅回路を含む
Ａ／Ｄ変換回路ひいては通信用変復調装置の低コスト化
と動作の高速化及び安定化を図りつつ、そのＳ／Ｎ比を
高めることができる。
トランジスタとすることで、差動増幅回路のレイアウト
所要面積を増大させその高速化を制限することなく、フ
リフカ−ノイズを抑制できる。また、能動負荷をＭＯＳ
ＦＥＴにより構成することで、差動バイポーラトランジ
スタのコレクタ電流を均一化し、差動増幅回路のオフセ
ット電圧を抑制できる。その結果、差動増幅回路を含む
Ａ／Ｄ変換回路ひいては通信用変復調装置の低コスト化
と動作の高速化及び安定化を図りつつ、そのＳ／Ｎ比を
高めることができる。
第１図には、この発明が適用された差動増幅回路の一実
施例の回路図が示されている。この実施例の差動増幅回
路は、特に制限されないが、通信用変復調装置のＡ／Ｄ
変換回路に含まれる。同図の各回路素子は、Ａ／Ｄ変換
回路及び通信用変復調装置の図示されない他の回路素子
とともに、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。なお、第１
図において、そのチャンネル（バックゲート）部に矢印
が付加されるＭＯＳＦＥＴはＰチャンネル型であって、
矢印の付加されないＮチャンネル間Ｏ５ＦＥＴと区別し
て示される。また、図示されるバイポーラトランジスタ
のうち、トランジスタＴ３及びＴ４は、特に制限されな
いが、ＰＮＰ型トランジスタであり、その他のトランジ
スタはすべてＮＰＮ型トランジスタである。
施例の回路図が示されている。この実施例の差動増幅回
路は、特に制限されないが、通信用変復調装置のＡ／Ｄ
変換回路に含まれる。同図の各回路素子は、Ａ／Ｄ変換
回路及び通信用変復調装置の図示されない他の回路素子
とともに、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。なお、第１
図において、そのチャンネル（バックゲート）部に矢印
が付加されるＭＯＳＦＥＴはＰチャンネル型であって、
矢印の付加されないＮチャンネル間Ｏ５ＦＥＴと区別し
て示される。また、図示されるバイポーラトランジスタ
のうち、トランジスタＴ３及びＴ４は、特に制限されな
いが、ＰＮＰ型トランジスタであり、その他のトランジ
スタはすべてＮＰＮ型トランジスタである。
第１図において、差動増幅回路は、差動形態とされる一
対のバイポーラトランジスタＴ１及びＴ２をその基本構
成とする。これらのトランジスタのベースには、Ａ／Ｄ
変換回路の図示されない前段回路から、所定の相補入力
信号すなわち非反転入力信号Ｖｉｐ及び反転入力信号Ｖ
ｌｎがそれぞれ供給される。
対のバイポーラトランジスタＴ１及びＴ２をその基本構
成とする。これらのトランジスタのベースには、Ａ／Ｄ
変換回路の図示されない前段回路から、所定の相補入力
信号すなわち非反転入力信号Ｖｉｐ及び反転入力信号Ｖ
ｌｎがそれぞれ供給される。
トランジスタＴ１及びＴ２のコレクタと回路の電源電圧
Ｖｃｃとの間には、一対のＰチャンネルＭＯＳＦＥＴＱ
Ｉ及びＱ２が設けられる。ここで、回路の電源電圧Ｖｃ
ｃは、特に制限されないが、＋５ｖのような正の電源電
圧とされる。ＭＯ５ＦＥＴＱ１及びＱ２のゲートは共通
結合され、特に制限されないが、さらにトランジスタＴ
１のコレクタに結合される。これにより、ＭＯＳＦＥＴ
Ｑ■及びＱ２は電流ミラー形態とされ、差動トランジス
タＴ１・Ｔ２に対する能動負荷として作用する。ＭＯ８
ＦＥＴＱ２のドレイン電圧すなわちトランジスタＴ２の
コレクタ電圧は、差動増幅回路の出力電圧■０として、
Ａ／Ｄ変換回路の図示されない後段回路に供給される。
Ｖｃｃとの間には、一対のＰチャンネルＭＯＳＦＥＴＱ
Ｉ及びＱ２が設けられる。ここで、回路の電源電圧Ｖｃ
ｃは、特に制限されないが、＋５ｖのような正の電源電
圧とされる。ＭＯ５ＦＥＴＱ１及びＱ２のゲートは共通
結合され、特に制限されないが、さらにトランジスタＴ
１のコレクタに結合される。これにより、ＭＯＳＦＥＴ
Ｑ■及びＱ２は電流ミラー形態とされ、差動トランジス
タＴ１・Ｔ２に対する能動負荷として作用する。ＭＯ８
ＦＥＴＱ２のドレイン電圧すなわちトランジスタＴ２の
コレクタ電圧は、差動増幅回路の出力電圧■０として、
Ａ／Ｄ変換回路の図示されない後段回路に供給される。
差動トランジスタＴ１・Ｔ２の共通結合されたエミフタ
は、特に制限されないが、ＮチャンネルＭＯＳＦＥＴＱ
Ｉ １を介して回路の接地電位に結合される。ＭＯＳＦ
ＥＴＱＩ １のゲートには、通信用変復調装置の図示さ
れない電圧発生回路から所定の定電圧Ｖｇが供給される
。これにより、ＭＯＳＦＥＴＱＩ １は、差動トランジ
スタＴＩ・Ｔ２に対して定電圧Ｖｇに応じた所定の動作
電流を与える定電流源として作用する。前述のように、
ＭＯＳＦＥＴＱＩ及びＱ２は、電流ミラー形態とされる
。このため、上記定電流源によって供給される動作電流
は、トランジスタＴ１及びＴ２に対して均一に分流され
、これによって差動増幅回路のオフセット電圧が抑制さ
れる。
は、特に制限されないが、ＮチャンネルＭＯＳＦＥＴＱ
Ｉ １を介して回路の接地電位に結合される。ＭＯＳＦ
ＥＴＱＩ １のゲートには、通信用変復調装置の図示さ
れない電圧発生回路から所定の定電圧Ｖｇが供給される
。これにより、ＭＯＳＦＥＴＱＩ １は、差動トランジ
スタＴＩ・Ｔ２に対して定電圧Ｖｇに応じた所定の動作
電流を与える定電流源として作用する。前述のように、
ＭＯＳＦＥＴＱＩ及びＱ２は、電流ミラー形態とされる
。このため、上記定電流源によって供給される動作電流
は、トランジスタＴ１及びＴ２に対して均一に分流され
、これによって差動増幅回路のオフセット電圧が抑制さ
れる。
非反転入力信号■ｉｐ及び反転入力信号Ｖｉｎのレベル
が一致するとき、トランジスタＴ１及びＴ２はほぼ同一
のコンダクタンスとされ、出力電圧Ｖｏは、分流された
動作電流とトランジスタＴ２のコンダクタンスとによっ
て決まる所定の中間電位となる。ところが、非反転入力
信号Ｖｉｐが反転入力信号Ｖｉｎより高くなり、トラン
ジスタＴ１のベース電流がトランジスタＴ２より多くさ
れると、トランジスタＴ１のコンダクタンスは大きくさ
れ、逆にトランジスタＴ２のコンダクタンスが小さくさ
れる。その結果、出力電圧ＶＯは高（される。一方、非
反転入力信号Ｖｉｐが反転入力信号Ｖｉｎより低くなり
、トランジスタＴ１のベース電流がトランジスタＴ２よ
り少なくされると、トランジスタＴ１のコンダクタンス
は小さくされ、代わりてトランジスタＴ２のコンダクタ
ンスが大きくされる。その結果、出力電圧ＶＯは低くさ
れる。つまり、出力電圧ｖＯは、非反転入力信号Ｖｉｐ
の変化に対応して同相で変化され、反転入力信号Ｖｌｎ
の変化に対応して逆相で変化されるものとなる。
が一致するとき、トランジスタＴ１及びＴ２はほぼ同一
のコンダクタンスとされ、出力電圧Ｖｏは、分流された
動作電流とトランジスタＴ２のコンダクタンスとによっ
て決まる所定の中間電位となる。ところが、非反転入力
信号Ｖｉｐが反転入力信号Ｖｉｎより高くなり、トラン
ジスタＴ１のベース電流がトランジスタＴ２より多くさ
れると、トランジスタＴ１のコンダクタンスは大きくさ
れ、逆にトランジスタＴ２のコンダクタンスが小さくさ
れる。その結果、出力電圧ＶＯは高（される。一方、非
反転入力信号Ｖｉｐが反転入力信号Ｖｉｎより低くなり
、トランジスタＴ１のベース電流がトランジスタＴ２よ
り少なくされると、トランジスタＴ１のコンダクタンス
は小さくされ、代わりてトランジスタＴ２のコンダクタ
ンスが大きくされる。その結果、出力電圧ＶＯは低くさ
れる。つまり、出力電圧ｖＯは、非反転入力信号Ｖｉｐ
の変化に対応して同相で変化され、反転入力信号Ｖｌｎ
の変化に対応して逆相で変化されるものとなる。
ところで、この実施例の差動増幅回路は、前述のように
、差動トランジスタＴ１・Ｔ２を基本構成とする。周知
のように、これらのバイポーラトランジスタは、いわゆ
る縦積構造とされ、半導体基板面の表面電流に起因する
とされるフリフカ−ノイズは、問題とならない程に小さ
い。したがって、フリッカ−ノイズを抑えるために入力
トランジスタのサイズを大きくする必要はないし、また
入力トランジスタのサイズが大きくされることによる寄
生容量の増大もない。
、差動トランジスタＴ１・Ｔ２を基本構成とする。周知
のように、これらのバイポーラトランジスタは、いわゆ
る縦積構造とされ、半導体基板面の表面電流に起因する
とされるフリフカ−ノイズは、問題とならない程に小さ
い。したがって、フリッカ−ノイズを抑えるために入力
トランジスタのサイズを大きくする必要はないし、また
入力トランジスタのサイズが大きくされることによる寄
生容量の増大もない。
以上のように、この実施例の差動増幅回路は、通信用変
復調装置のＡ／Ｄ変換回路に含まれ、相補入力信号Ｖｉ
ｐ−Ｖｉｎを受ける一対の差動バイポーラトランジスタ
Ｔ１・Ｔ２と、これらの差動バイポーラトランジスタの
コレクタ側に設けられ電流ミラー形態とされた一対のＰ
チャンネルＭＯＳＦＥＴＱＩ及びＱ２からなる能動負荷
とを備える。差動増幅回路は、さらに差動トランジスタ
Ｔ１・Ｔ２の共通結合されたエミッタと回路の接地電位
との間に設けられる定電流源を含み、この定電流源によ
りて供給される動作電流は、差動トランジスタＴ１及び
Ｔ２に均一に分流される。これらのことから、この実施
例では、能動負荷が電流ミラー形態とされた一対のＭＯ
ＳＦＥＴ（ｈｌ及びＱ２を基本として構成され、定電流
源から供給される動作電流が差動トランジスタＴ１・Ｔ
２に均一に分流されることで、差動増幅回路のオフセン
ト電圧が抑制されるとともに、入力トランジスタがいわ
ゆる縦積構造のバイポーラトランジスタにより構成され
ることで、そのサイズを大きくすることなく、フリフカ
−ノイズを抑制できる。このため、差動増幅回路のレイ
アウト所要面積を増大させ動作の高速化を制限すること
なく、かつそのオフセット電圧を増大させることなく、
そのフリフカ−ノイズを抑制し、Ｓ／Ｎ比を高めること
ができる。その結果、差動増幅回路を含むＡ／Ｄ変換回
路ひいては通信用変復調装置の低コスト化ならびに動作
の高速化及び安定化を図りつつ、そのＳ／Ｎ比を高める
ことができる。
復調装置のＡ／Ｄ変換回路に含まれ、相補入力信号Ｖｉ
ｐ−Ｖｉｎを受ける一対の差動バイポーラトランジスタ
Ｔ１・Ｔ２と、これらの差動バイポーラトランジスタの
コレクタ側に設けられ電流ミラー形態とされた一対のＰ
チャンネルＭＯＳＦＥＴＱＩ及びＱ２からなる能動負荷
とを備える。差動増幅回路は、さらに差動トランジスタ
Ｔ１・Ｔ２の共通結合されたエミッタと回路の接地電位
との間に設けられる定電流源を含み、この定電流源によ
りて供給される動作電流は、差動トランジスタＴ１及び
Ｔ２に均一に分流される。これらのことから、この実施
例では、能動負荷が電流ミラー形態とされた一対のＭＯ
ＳＦＥＴ（ｈｌ及びＱ２を基本として構成され、定電流
源から供給される動作電流が差動トランジスタＴ１・Ｔ
２に均一に分流されることで、差動増幅回路のオフセン
ト電圧が抑制されるとともに、入力トランジスタがいわ
ゆる縦積構造のバイポーラトランジスタにより構成され
ることで、そのサイズを大きくすることなく、フリフカ
−ノイズを抑制できる。このため、差動増幅回路のレイ
アウト所要面積を増大させ動作の高速化を制限すること
なく、かつそのオフセット電圧を増大させることなく、
そのフリフカ−ノイズを抑制し、Ｓ／Ｎ比を高めること
ができる。その結果、差動増幅回路を含むＡ／Ｄ変換回
路ひいては通信用変復調装置の低コスト化ならびに動作
の高速化及び安定化を図りつつ、そのＳ／Ｎ比を高める
ことができる。
２
以上の本実施例に示されるように、この発明を通信用変
復調装置のＡ／Ｄ変換回路等に含まれる差動増幅回路に
適用することで、次のような作用効果が得られる。すな
わち、 （１１通信用変復調装置のＡ／Ｄ変換回路等に含まれる
差動増幅回路を、相補入力信号を受ける一対の差動バイ
ポーラトランジスタと、上記差動バイポーラトランジス
タのコレクタ側に設けられ電流ミラー形態とされた一対
のＭＯＳＦＥＴからなる能動負荷とを基本として構成す
ることで、入力トランジスタのサイズを大きくすること
な（、差動増幅回路のフリッカ−ノイズを抑制できると
いう効果が得られる。
復調装置のＡ／Ｄ変換回路等に含まれる差動増幅回路に
適用することで、次のような作用効果が得られる。すな
わち、 （１１通信用変復調装置のＡ／Ｄ変換回路等に含まれる
差動増幅回路を、相補入力信号を受ける一対の差動バイ
ポーラトランジスタと、上記差動バイポーラトランジス
タのコレクタ側に設けられ電流ミラー形態とされた一対
のＭＯＳＦＥＴからなる能動負荷とを基本として構成す
ることで、入力トランジスタのサイズを大きくすること
な（、差動増幅回路のフリッカ−ノイズを抑制できると
いう効果が得られる。
（２）上記（１１項により、そのレイアウト所要面積を
増大させその動作の高速化を制限することなく、差動増
幅回路のＳ／Ｎ比を高めることができるという効果が得
られる。
増大させその動作の高速化を制限することなく、差動増
幅回路のＳ／Ｎ比を高めることができるという効果が得
られる。
（３）上記（１）項により、定電流源から供給される動
作電流を上記差動バイポーラトランジスタのそれぞれに
等しく分流させ、そのコレクタ電流を均一化できるとい
う効果が得られる。
作電流を上記差動バイポーラトランジスタのそれぞれに
等しく分流させ、そのコレクタ電流を均一化できるとい
う効果が得られる。
（４）上記（３）項により、差動増幅回路のオフセット
電圧を抑制できるという効果が得られる。
電圧を抑制できるという効果が得られる。
（５）上記（１）項〜（４）項により、差動増幅回路を
含むＡ／Ｄ変換回路ひいてはＡ／Ｄ変換回路を含む通信
用変復調装置の低コスト化ならびに動作の高速化及び安
定化を図りつつ、そのＳ／Ｎ比を高めることができると
いう効果が得られる。
含むＡ／Ｄ変換回路ひいてはＡ／Ｄ変換回路を含む通信
用変復調装置の低コスト化ならびに動作の高速化及び安
定化を図りつつ、そのＳ／Ｎ比を高めることができると
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、回路の電源電圧Ｖｃｃを接地電位に入れ換え、回路
の接地電位を例えば−５，２ｖのような負の電源電圧に
入れ換えることができる。また、電源電圧の極性を反転
することで、差動トランジスタＴ１・Ｔ２をＰＮＰ型バ
イポーラトランジスタに置き換え、ＭＯＳＦＥＴＱ１及
びＱ２をＮチャンネルＭＯ，５ＦＥＴに置き換えること
ができる。差動トランジスタＴ１・Ｔ２の共通結合され
たエミッタと回路の接地電位との間に設けられる定電流
源は、バイポーラトランジスタを基本として構成しても
よいし、例えばこれらの定電流源と直列形態に、差動増
幅回路を選択的に動作させるためのスイッチ手段を設け
てもよい。差動増幅回路の前段及び後段には、例えば差
動増幅回路の周波数特性等を安定化し又は補償するため
の回路を付加してもよい。さらに、第１図に示される差
動増幅回路の具体的な回路構成は、種々の実施形態を採
りうる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図におい
て、回路の電源電圧Ｖｃｃを接地電位に入れ換え、回路
の接地電位を例えば−５，２ｖのような負の電源電圧に
入れ換えることができる。また、電源電圧の極性を反転
することで、差動トランジスタＴ１・Ｔ２をＰＮＰ型バ
イポーラトランジスタに置き換え、ＭＯＳＦＥＴＱ１及
びＱ２をＮチャンネルＭＯ，５ＦＥＴに置き換えること
ができる。差動トランジスタＴ１・Ｔ２の共通結合され
たエミッタと回路の接地電位との間に設けられる定電流
源は、バイポーラトランジスタを基本として構成しても
よいし、例えばこれらの定電流源と直列形態に、差動増
幅回路を選択的に動作させるためのスイッチ手段を設け
てもよい。差動増幅回路の前段及び後段には、例えば差
動増幅回路の周波数特性等を安定化し又は補償するため
の回路を付加してもよい。さらに、第１図に示される差
動増幅回路の具体的な回路構成は、種々の実施形態を採
りうる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である通信用変復調装置の
Ａ／Ｄ変換回路に含まれる差動増幅回路に通用した場合
について説明したが、それに限定されるものではなく、
例えば、通信用変復調装置の他の回路や各種の装置に含
まれる同様な差動増幅回路にも通用できる。本発明は、
少なくとも差動トランジスタを基本構成とする差動増幅
回路ならびにこのような差動増幅回路を含む半導体集積
回路装置に広く通用できる。
をその背景となった利用分野である通信用変復調装置の
Ａ／Ｄ変換回路に含まれる差動増幅回路に通用した場合
について説明したが、それに限定されるものではなく、
例えば、通信用変復調装置の他の回路や各種の装置に含
まれる同様な差動増幅回路にも通用できる。本発明は、
少なくとも差動トランジスタを基本構成とする差動増幅
回路ならびにこのような差動増幅回路を含む半導体集積
回路装置に広く通用できる。
５
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、通信用変復調装置のＡ／Ｄ変換回路等に
含まれる差動増幅回路を、相補入力信号を受ける一対の
差動バイポーラトランジスタと、上記差動バイポーラト
ランジスタのコレクタ側に設けられ電流ミラー形態とさ
れた一対のＭＯＳＦＥＴからなる能動負荷とを基本とし
て構成することで、そのレイアウト所要面積を増大させ
動作の高速化を制限することなく、差動増幅回路のフリ
ッカ−ノイズを抑制し、オフセント電圧を抑制できる。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、通信用変復調装置のＡ／Ｄ変換回路等に
含まれる差動増幅回路を、相補入力信号を受ける一対の
差動バイポーラトランジスタと、上記差動バイポーラト
ランジスタのコレクタ側に設けられ電流ミラー形態とさ
れた一対のＭＯＳＦＥＴからなる能動負荷とを基本とし
て構成することで、そのレイアウト所要面積を増大させ
動作の高速化を制限することなく、差動増幅回路のフリ
ッカ−ノイズを抑制し、オフセント電圧を抑制できる。
その結果、差動増幅回路を含むＡ／Ｄ変換回路ひいては
通信用変復調装置の低コスト化と動作の高速化及び安定
化を図りつつ、そのＳ／Ｎ比を高めることができる。
通信用変復調装置の低コスト化と動作の高速化及び安定
化を図りつつ、そのＳ／Ｎ比を高めることができる。
第１図は、この発明が通用された差動増幅回路の−・実
施例を示す回路図、 第２図は、従来のＣＭＯ３型Ｏ３増幅回路の−例を示す
回路図、 第３図は、従来のバイポーラ型差動増幅回路の一例を示
す回路図である。 Ｔｌ 〜Ｔ２．Ｔ５〜Ｔ７ ・・−ＮＰＮ型バイポーラ
トランジスタ、Ｔ３〜Ｔ４・・・ＰＮＰ型バイポーラト
ランジスタ、Ｑ１〜Ｑ４・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｑｌ １〜Ｑ１４・・・ＮチャンネルＭＯＳＦＥＴ
、Ｒ１・・・抵抗。
施例を示す回路図、 第２図は、従来のＣＭＯ３型Ｏ３増幅回路の−例を示す
回路図、 第３図は、従来のバイポーラ型差動増幅回路の一例を示
す回路図である。 Ｔｌ 〜Ｔ２．Ｔ５〜Ｔ７ ・・−ＮＰＮ型バイポーラ
トランジスタ、Ｔ３〜Ｔ４・・・ＰＮＰ型バイポーラト
ランジスタ、Ｑ１〜Ｑ４・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｑｌ １〜Ｑ１４・・・ＮチャンネルＭＯＳＦＥＴ
、Ｒ１・・・抵抗。
Claims (1)
- 【特許請求の範囲】 １、相補入力信号を受ける一対の差動バイポーラトラン
ジスタと、上記差動バイポーラトランジスタのコレクタ
側に設けられ電流ミラー形態とされた一対のＭＯＳＦＥ
Ｔからなる能動負荷とを備えることを特徴とする差動増
幅回路。 ２、上記差動増幅回路は、通信用変復調装置のＡ／Ｄ変
換回路に含まれるものであって、上記差動バイポーラト
ランジスタならびにＭＯＳＦＥＴは、それぞれＮＰＮ型
バイポーラトランジスタならびにＰチャンネルＭＯＳＦ
ＥＴからなるものであることを特徴とする特許請求の範
囲第１項記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251907A JPH03117106A (ja) | 1989-09-29 | 1989-09-29 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251907A JPH03117106A (ja) | 1989-09-29 | 1989-09-29 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03117106A true JPH03117106A (ja) | 1991-05-17 |
Family
ID=17229735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251907A Pending JPH03117106A (ja) | 1989-09-29 | 1989-09-29 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03117106A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812022A (en) * | 1995-09-22 | 1998-09-22 | Nippondenso Co., Ltd. | Differential amplifier circuit having low noise input transistors |
| JP2009030621A (ja) * | 2007-07-24 | 2009-02-12 | Honda Motor Co Ltd | ワイヤーステー |
-
1989
- 1989-09-29 JP JP1251907A patent/JPH03117106A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812022A (en) * | 1995-09-22 | 1998-09-22 | Nippondenso Co., Ltd. | Differential amplifier circuit having low noise input transistors |
| JP2009030621A (ja) * | 2007-07-24 | 2009-02-12 | Honda Motor Co Ltd | ワイヤーステー |
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