JPH03117923A

JPH03117923A - 誤り訂正復号器

Info

Publication number: JPH03117923A
Application number: JP25678289A
Authority: JP
Inventors: Masao Kasahara; 正雄笠原; Koichiro Wakasugi; 若杉　耕一郎; Makoto Miyake; 三宅　真; Toru Inoue; 徹井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-09-29
Filing date: 1989-09-29
Publication date: 1991-05-20
Anticipated expiration: 2013-01-26
Also published as: JP2703633B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル情報の誤り訂正を行なう復号器
に関し、特に２元ＢＣＨ符号（Ｂｏｓｅ−Ｃｈａｕｄｈ
ｕｒｉ−Ｈｏｃｑｕｅｎｇｈｅｍ　ｃｏｄｅ　）の誤り
訂正復号器に関するものである。

〔従来の技術〕

第５図は、例えば「光ディスク用誤り・消失訂正復号法
の一検討」　（第１０回情報理論とその応用学会予稿集
ＰＰ、６ｌ−６４）に示された従来の復号器を示すブロ
ック図であり、図において２０は制御回路、２１は制御
回路２０が出す命令を記憶するプログラムＲＯＭ、２２
は受信語からシンドロームを計算するとともに誤り位置
多項式からチェンサーチを行い誤り位置を求めるシンド
ローム・チェン処理回路、２３は上記シンドローム・チ
ェン処理回路２２で生成されたシンドロームから誤り位
置多項式を計算するガロア休演算回路、２４は受信語を
記憶しておくバッファメモリ、２５はバッファメモリ２
４に記憶されている受信語と誤り訂正装置とのインタフ
ェースを行っているインタフェース回路、２６は誤り訂
正復号器の入力端子、２７は誤り訂正復号器の出力端子
である。

次に動作について説明する。

まず、受信語が入力端子２６からバッファメモリ２４に
記憶される。この受信語は制御回路２０からインタフェ
ース回路２５に送り出された制御信号により、バッファ
メモリ２４からシンドローム・チヱン処理回路２２に読
みだされる。そして、シンドローム・チェン処理回路２
２で受信語に対応するシンドロームが計算される。制御
回路２０からの信号によりシンドローム・チェン処理回
路２２からガロア休演算回路２３にシンドロームが読み
出され、ガロア休演算回路２３で誤り位置多項式が計算
される。ここで、誤り位置多項式が計算される過程につ
いて、例えば第６図は「情報と符号の理論」　（岩波書
店　宮用、原島、今井著Ｐ１６９）示された流れ図であ
るが、その流れ図に従って計算される。

次に、制御信号２０からの信号によりガロア休演算回路
２３からシンドローム・チェン処理回路２２に誤り位置
多項式が読みだされ、シンドローム・チェン処理回路２
２において、チェンサーチが行われ誤り位置が計算され
る。制御回路２ｏがらの信号によりシンドローム・チェ
ン処理回路２２から誤り位置が読みだされ、インタフェ
ース回路２５を通して、バッファメモリ２４に記憶させ
ていた受信語を訂正し、出力端子２７に出力させて、誤
り訂正操作を終える。

〔発明が解決しようとする課題〕

従来の誤り訂正復号器は以上のように構成されているの
で、誤りパターンを得るための操作は数多くの段階を経
なければならず、誤り訂正復号に費やされる時間が大き
くなり、また、制御回路による制御も複雑になるなどの
問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、高速に誤り訂正ができる誤り訂正復号装置を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る誤り訂正復号装置は、ｎビットの受信語
を記憶するバッファメモリと、受信語のシンドロームを
算出する手段と、その結果を記憶するレジスタとからな
るシンドローム生成回路と、算出されたシンドロームよ
り誤り個数を算出する誤り個数計算回路と、誤り個数を
記憶する記憶回路と、Ｎ（１≦Ｎ≦ｎ）個に並列配置さ
れ、上記シンドローム生成回路によるシンドロームを記
憶するレジスタと、シンドロームから修正用シンドロー
ムを算出する手段と、修正用シンドロームを記憶する修
正用レジスタとからなる修正シンドローム生成回路と、
修正シンドロームにより修正用誤り個数を計算する修正
誤り個数計算回路と、修正用誤り個数を記憶する修正記
憶回路と、上記算出された誤り個数と修正用誤り個数を
比較する比較回路と、上記ｎビットの受信語を修正シン
ドローム生成回路数Ｎに対応してＮビット単位のブロッ
ク毎に分割し、その上Ｎ個並列分割するシリアル・パラ
レル変換器と、Ｎ個並列分割された受信語を上記比較回
路の結果に応じ誤り訂正する訂正回路と、上記訂正回路
により訂正され、Ｎ個並列分割された受信語を直列接続
するパラレル・シリアル変換回路とを備えたものである
。

〔作用〕

この発明においては、上記のように構成したので、従来
のチェンサーチ操作の手間を省くことができ、しかも誤
りを求める操作も簡単になり、誤り訂正復号を高速で行
なうことができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による誤り訂正復号装置の構
成を示す図であり、第２図は本発明の一実施例による誤
り訂正復号装置の構成部分の一部の詳細な構成を示す図
である。

第１図において、■はｎビットの受信語を記憶するバッ
ファメモリ、２は受信語のシンドロームを計算するシン
ドローム生成回路、３はシンドローム生成回路２で計算
されたシンドロームから受信語の誤り個数を計算する誤
り個数計算回路、４は誤り個数計算回路３で計算された
誤り個数「ｅ」を記憶するメモリ、５はバッファメモリ
１に記憶されたｎビットの受信語に対し、仮想の１ビッ
ト誤りを疑似的に付加した場合における受信語の修正シ
ンドロームを生成する修正シンドローム生成回路であり
、該回路は第２図に示すように、シンドローム生成回路
２より算出されたシンドロームを記憶するレジスタ５ａ
と、シンドロームから修正用シンドロームを算出するシ
ンドローム発生回路５ｂと、その修正用シンドロームを
記憶する修正用レジスタ５Ｃとからなる。第１図におい
て、６は修正シンドローム生成回路５で計算された修正
用シンドロームから修正用誤り個数を計算する修正誤り
個数計算回路、７は修正誤り個数計算回路６で計算され
た修正用誤り個数を記憶するメモリである。８はメモリ
４の内容とメモリ７の内容を比較する比較回路である。

これら修正シンドローム生成回路５．修正誤り個数計算
回路６．メモリ７及び比較回路８は順番に直列接続され
ており、この構成を並列にＮ（１≦Ｎ≦ｎ）個装置して
いる。９はバッファメモリ１のｎビットの受信語を上記
Ｎ個に並列配置された修正シンドローム生成回路数に対
応したＮビット単位のブロック毎に分割し、その上Ｎ個
に並列分割するシリアル・パラレル変換器、１０は比較
回路８の出力に応じて、シリアル・パラレル変換器９か
らの受信語を訂正する訂正回路、１１は誤り訂正回路全
体を制御する制御回路、１２は訂正回路９で訂正され、
並列変換受信語を直列変換するパラレル・シリアル変換
器、１３は誤り訂正復号器の入力端子、１４は誤り訂正
復号器の出力端子である。

次に動作について説明する。

ｎビットの受信語が入力端子１３からバッファメモリ１
に記憶され、この受信語はシンドローム生成回路２に入
力され受信語に対応するシンドロームｒ３．ｌ　　Ｓ２
　＋　・・・、５ｚｔ（ｔは最大誤り訂正可能数）」を
算出する。制御回路９からの信号によりシンドローム生
成回路２からシンドロームが誤り個数計算回路３に読み
出され、誤り個数「ｅ」が計算される。ここで、誤り個
数［ｅｊを計算する過程は第３図の流れ図に従って計算
され、メモリ４に受信語の誤り個数「ｅ」が記憶される
。

次に、制御回路９からの信号によりシンドローム生成回
路２からＮ個並列に配置された修正シンドローム生成回
路５のそれぞれにシンドローム「Ｓ＋、Ｓｔ、・・・、
　５ｚｔＪを読み込ませて、シンドローム記憶レジスタ
５ａに記憶させる。そして、シンドローム発生回路５ｂ
により、受信語の第ｉビット（１≦ｉ≦Ｎ）目に疑似的
に仮想誤りを発生させた場合の受信語に対応する修正シ
ンドロームを生成し、その修正シンドローム記憶レジス
タ５ｃに記憶させる。ここで、修正シンドローム生成回
路５は第３図に示すように、α１．α１．・・・α２ｔ
１　　（ｉ＝１．　２．・・・、Ｎ）をそれぞれに対応
するシンドロームＳｌ、ＳＺ＋　・・・＋５Ｚｔ−に加
えて、修正シンドロームｓ’　、＝ｓ、＋αｊｉ（ｊ＝
１゜２、・・・、２ｔ、αは原始多項式の根）を算出す
る。

次に、修正シンドローム生成回路５で生成されたＮ組の
修正シンドロームに対し誤り算出回路６により、Ｎ組の
誤り個数’ｅ’ｌ＋　　ｅ”２．・・・、ｅｊ８」が計
算される。この誤り個数を計算する過程は第３図におい
て、Ｓ　　（Ｚ）＝Ｓ、＋Ｓｚ　Ｚ＋・・・＋　Ｓ　ｚ
ｔ　Ｚ　！を刊をＳ　　（Ｚ）＝Ｓ’、＋３’、７．＋
・・・十Ｓ゛、ｔ２２１−＋に変更した流れ図に従って
計算される。

そして、メモリ７に修正誤り個数計算回路６で計算され
た誤り個数「ｅ”Ｉ＋ｅ’Ｚ＋　・・・＋ｅ’ｓＪが記
憶される。

次に、バッファメモリー１からのｎビットの受信語はシ
リアル・パラレル変換回路に読み出され、第４図に示す
ように、Ｎビット単位のブロック毎に分割されて、その
上そのＮビットの受信語を、Ｎ個並列配置された修正シ
ンドローム生成回路に応じそれぞれに１ビツトの対応関
係となるようにＮ個に分割並列処理される。

また、比較回路８においては、メモリ４の内容「ｅ」と
メモリ７の内容’ｅ　’＋　（ｉ＝１．２゜・・・、Ｎ
）」を比較する。そして、ｅ’ｔ＝ｅ−１（１≦ｅ≦ｔ
）のときに、そのＮ個並列に配置された回路に対応した
位置のビットの受信語が訂正回路１０により誤り訂正さ
れる。その後、訂正され、Ｎ個に並列分割された受信語
をパラレル・シリアル変換回路１２により直列接続に変
換し出力端子１４に出力させる。そして訂正されるべき
誤り個数０個みつかるまで、別のＮビット単位ブロック
の受信語に対し訂正操作を続ける。

なお、上記実施例では、まず受信語のシンドロームを求
めた後に受信語の誤り個数を計算し、その後に１回目の
Ｎビット単位に対する修正シンドロームを求めていたが
、同時に行ってもよい。

〔発明の効果］以上のようにこの発明によれば、従来の復号操作で行っ
ていたチェンサーチを行わずに、誤りを求めることがで
き、かつその操作も短時間で処理でき、高速に誤り訂正
復号できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による誤り訂正復号装置を
示すブロック図、第２図は修正シンドローム生成回路の
構成を示した図、第３図は誤り個数算出回路における操
作手順を示す流れ図、第４図は受信語のシリアル・パラ
レル変換回路の処理を説明する図、第５図は従来の誤り
訂正復号装置を示すブロック図、第６図は従来の誤り位
置多項式を求める操作手順を示す流れ図である。１はバッファメモリ、２はシンドローム生成回路、３は
受信語の誤り個数算出回路、４は記憶装置、５は修正シ
ンドローム生成回路、６は誤り個数算出回路、７は記憶
装置、８は比較回路、９はシリアル・パラレル変換器、
１０は訂正回路、１１は制御回路、１２はパラレル・シ
リアル変換回路、１３は入力端子、１４は出力端子、２
ｏは従来例における制御回路、２１はプログラムＲＯＭ
、２２はシンドローム・チェン処理回路、２３はガロア
休演算回路、２４はバッファメモリ、２５はインタフェ
ース回路、２６は入力端子、２７は出力端子である。なお図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）２元ＢＣＨ符号の誤り訂正復号器において、ｎビ
ットの受信語を記憶するバッファメモリと、該受信語の
シンドロームを算出する手段と、その結果を記憶するレ
ジスタとからなるシンドローム生成回路と、上記算出されたシンドロームより受信語の誤り個数を算
出する誤り個数計算回路と、該誤り個数を記憶する記憶回路と、Ｎ（１≦Ｎ≦ｎ）個に並列配置され、上記シンドローム
生成回路によるシンドロームを記憶するレジスタと、該
シンドロームから修正用シンドロームを算出する手段と
、該修正用シンドロームを記憶するレジスタとからなる
修正シンドローム生成回路と、上記修正シンドロームにより修正用誤り個数を算出する
修正誤り個数計算回路と、該修正用誤り個数を記憶する修正記憶回路と、上記算出
された誤り個数と修正用誤り個数を比較する比較回路と
、上記バッファメモリのｎビットの受信語を上記修正シン
ドローム生成回路数Ｎに対応して、Ｎビット単位のブロ
ック毎に分割し、その上Ｎ個に並列分割するシリアル・
パラレル変換器と、Ｎ個並列分割された受信語を上記比較回路の結果に応じ
誤り訂正する訂正回路と、上記訂正回路により訂正され、Ｎ個並列分割された受信
語を直列接続するパラレル・シリアル変換回路とを備え
たことを特徴とする誤り訂正復号器。