JPH03120759A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH03120759A JPH03120759A JP1258153A JP25815389A JPH03120759A JP H03120759 A JPH03120759 A JP H03120759A JP 1258153 A JP1258153 A JP 1258153A JP 25815389 A JP25815389 A JP 25815389A JP H03120759 A JPH03120759 A JP H03120759A
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- bit line
- cell array
- transistors
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は不揮発性トランジスタをメモリセルに使用し
た不揮発性半導体記憶装置に関する。
た不揮発性半導体記憶装置に関する。
（従来の技術）
Ｅ Ｆ ＲＯＭ （ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍ
ｍａｂｌｅ ｒｅａｄｏｎｌｙｌｌｅｌｏｒｙ）等の不
揮発性半導体記憶装置では通常、メモリセルは１個のト
ランジスタで構成されており、選択されたメモリセルが
オンするかオフするかでデータの“１”、“Ｏ”レベル
が決定されている。
ｍａｂｌｅ ｒｅａｄｏｎｌｙｌｌｅｌｏｒｙ）等の不
揮発性半導体記憶装置では通常、メモリセルは１個のト
ランジスタで構成されており、選択されたメモリセルが
オンするかオフするかでデータの“１”、“Ｏ”レベル
が決定されている。
ところで、最近では、ＣＰＵ （、中央演算処理ユニッ
ト）の高速化に伴って半導体メモリの高速化が要求され
ている。これに対応すべく、従来では、高速動作が可能
なＥＰＲＯＭがいくつが文献で発表されている。これら
の文献として、１．９８５年２月に米国−ｃ ９ｔｎ布
されりｒ ｌ５ＳＣＣ，ＤＩＧＥＳＴ ０ＦＴＥＣＩｉ
ＮＩＣＡＬ ＰＡＰＥｌ？ＳＪの第１６２頁ないし第１
６３頁に記載されティるｒ Ａ ２５ｎｓ ｌ−８Ｋ
０ＭＯ３ＦＲＯＭｕｓｉｎｇ ａ ４−Ｔｒａｎｓｉｓ
ｔｏｒ Ｃｅ１ｌＪや、１９８９年２月に米国で頒布さ
れたｒ ｌ５ＳＣＣ，ＤＩＧＥＳＴ Ｏｒ’ＴＥＣＨＮ
ＩＣＡＬ ＰＡＰＩＥＩ？ＳＪの第１３０頁ないし第１
３１頁に記載されている「Ａ ２３ｎｓ ２５６Ｋ Ｅ
ＰＲＯＭ ｗｉｔｈＤｏｕｂｌｅ−Ｌａｙｅｒ Ｍｅｔ
ａｌ ａｎｄ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌｔｉｏｎ
ＤｃｔｅｃｔｉｏｎＪ 、さらには、１９８９年 電気
通信学会 分科会において発表されたｒ １．６ｎｓ
ＣＭＯ８ＥＰＲＯＭ Ｊ等がある。
ト）の高速化に伴って半導体メモリの高速化が要求され
ている。これに対応すべく、従来では、高速動作が可能
なＥＰＲＯＭがいくつが文献で発表されている。これら
の文献として、１．９８５年２月に米国−ｃ ９ｔｎ布
されりｒ ｌ５ＳＣＣ，ＤＩＧＥＳＴ ０ＦＴＥＣＩｉ
ＮＩＣＡＬ ＰＡＰＥｌ？ＳＪの第１６２頁ないし第１
６３頁に記載されティるｒ Ａ ２５ｎｓ ｌ−８Ｋ
０ＭＯ３ＦＲＯＭｕｓｉｎｇ ａ ４−Ｔｒａｎｓｉｓ
ｔｏｒ Ｃｅ１ｌＪや、１９８９年２月に米国で頒布さ
れたｒ ｌ５ＳＣＣ，ＤＩＧＥＳＴ Ｏｒ’ＴＥＣＨＮ
ＩＣＡＬ ＰＡＰＩＥＩ？ＳＪの第１３０頁ないし第１
３１頁に記載されている「Ａ ２３ｎｓ ２５６Ｋ Ｅ
ＰＲＯＭ ｗｉｔｈＤｏｕｂｌｅ−Ｌａｙｅｒ Ｍｅｔ
ａｌ ａｎｄ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌｔｉｏｎ
ＤｃｔｅｃｔｉｏｎＪ 、さらには、１９８９年 電気
通信学会 分科会において発表されたｒ １．６ｎｓ
ＣＭＯ８ＥＰＲＯＭ Ｊ等がある。
これら文献に記載されているＥＰＲＯＭは、いずれもデ
ィファレンシャル・セル（ｄｉｆ’ｆ’ｅｒｅｎｔｉａ
ｌｃｅｌｌ、以下、差動型セルと称する）と呼ばれるメ
モリセルを採用している。この差動型セルは、最低２個
のトランジスタでメモリセルを構成するものであり、デ
ータ書き込み時には、２個のトランジスタが例えば閾値
電圧の高低等、異なる２種の状態に設定され、データの
読み出しは２個のトランジスタからの読み出し電位をセ
ンスアンプで比較することにより行われる。
ィファレンシャル・セル（ｄｉｆ’ｆ’ｅｒｅｎｔｉａ
ｌｃｅｌｌ、以下、差動型セルと称する）と呼ばれるメ
モリセルを採用している。この差動型セルは、最低２個
のトランジスタでメモリセルを構成するものであり、デ
ータ書き込み時には、２個のトランジスタが例えば閾値
電圧の高低等、異なる２種の状態に設定され、データの
読み出しは２個のトランジスタからの読み出し電位をセ
ンスアンプで比較することにより行われる。
上記の差動型セルは、メモリセルが１個のトランジスタ
で構成され、センスアンプでこのセルトランジスタから
の読み出し電位が基準電位である中間レベルと比較され
る従来のメモリセルの場合より、ノイズマージンが大き
くとれ、高速動作に適しているという利点を有する。
で構成され、センスアンプでこのセルトランジスタから
の読み出し電位が基準電位である中間レベルと比較され
る従来のメモリセルの場合より、ノイズマージンが大き
くとれ、高速動作に適しているという利点を有する。
ところで、この差動型セルのパターンレイアウトについ
て考える。従来、この差動型セルにおける２個のトラン
ジスタは隣接して配置されている。
て考える。従来、この差動型セルにおける２個のトラン
ジスタは隣接して配置されている。
第５図は差動型セルを有する従来のＥＰＲＯＭの読み出
し系回路を示す回路図である。図に示されるように、従
来では各２個のＹ（カラム）選択用トランジスタ３１−
１．３１−２によって選択される一対のビット線ＢＬ、
ＢＬはそれぞれ隣接して配置されている。さらに図にお
いて、３２はトランスファーゲート用トランジスタであ
り、３３は上記Ｙ選択用トランジスタ８１−１．３１−
２によって選択された一対のビット線ＢＬ、ＢＬの電位
が入力され、両型面を比較して図示しないメモリセルか
らの読み出しデータを検出するセンスアンプである。
し系回路を示す回路図である。図に示されるように、従
来では各２個のＹ（カラム）選択用トランジスタ３１−
１．３１−２によって選択される一対のビット線ＢＬ、
ＢＬはそれぞれ隣接して配置されている。さらに図にお
いて、３２はトランスファーゲート用トランジスタであ
り、３３は上記Ｙ選択用トランジスタ８１−１．３１−
２によって選択された一対のビット線ＢＬ、ＢＬの電位
が入力され、両型面を比較して図示しないメモリセルか
らの読み出しデータを検出するセンスアンプである。
このような構成でなるＥＰＲＯＭは、１個のメモリセル
が互いに異なる信号レベルを記憶する２個のトランジス
タによって構成され、この２個のトランジスタが隣接し
て配置されたＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｌｌ１ｅｎ＋ｏｒｙ ）と同様のパター
ンレイアウトにする必要がある。しかし、このようなパ
ターンレイアウトにすると、次のような問題が発生する
。
が互いに異なる信号レベルを記憶する２個のトランジス
タによって構成され、この２個のトランジスタが隣接し
て配置されたＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ
ａｃｃｅｓｓ ｌｌ１ｅｎ＋ｏｒｙ ）と同様のパター
ンレイアウトにする必要がある。しかし、このようなパ
ターンレイアウトにすると、次のような問題が発生する
。
まず、第５図中のＹ選択用トランジスタの配置が困難に
なるという問題が発生する。メモリセルのサイズは極限
まで縮小さ４れており、カラム方向のピッチも最小寸法
となっている。このような状況において、カラム方向と
交差する方向に各２本のビット線を並行に配設する必要
があるので、ビット線のレイアウトが非常に難しくなる
。また、パターン的には配置が可能であっても、ビット
線どうしが交差する箇所が生じ、この部分ではいずれか
一方のビット線を他の配線手段、例えば拡散層等を使用
してジャンプさせる必要があり、これにより配線パター
ンが複雑になり、またビット線相互間で配線抵抗にばら
つきが生じることによりてＹ選択用トランジスタの対称
性が損なわれることになる。
なるという問題が発生する。メモリセルのサイズは極限
まで縮小さ４れており、カラム方向のピッチも最小寸法
となっている。このような状況において、カラム方向と
交差する方向に各２本のビット線を並行に配設する必要
があるので、ビット線のレイアウトが非常に難しくなる
。また、パターン的には配置が可能であっても、ビット
線どうしが交差する箇所が生じ、この部分ではいずれか
一方のビット線を他の配線手段、例えば拡散層等を使用
してジャンプさせる必要があり、これにより配線パター
ンが複雑になり、またビット線相互間で配線抵抗にばら
つきが生じることによりてＹ選択用トランジスタの対称
性が損なわれることになる。
また、上記のような構成とすることにより、差動型セル
自体の対称性も損なわれるという問題がある。例えば、
第６図（ａ）に示すような差動型セルはインクリ−ブト
・セル（Ｉ ｎｔｅｒｌｅａｖｅｄｃｅｌｌ 、以下、
インタリーブ型セルと称する）と呼ばれており、この形
式の各メモリセルは互い違いに配置された２個の不揮発
性トランジスタで構成されている。第６図（ｂ）は同図
（ａ）の等価回路図である。このメモリセルではビット
線ＢＬ、ＢＬと交差するようにワード線ＷＬが配置され
ている。また２個１組のトランジスタから一対のビット
線ＢＬ、ＢＬに異なる信号レベルを読み出す必要がある
ため、１本のワード線ＷＬはトランジスタのソース配線
ＳＬを挟んで、図中斜め方向に隣接する２個のトランジ
スタＭＲ，ＭＲで共通となるように配置されている。
自体の対称性も損なわれるという問題がある。例えば、
第６図（ａ）に示すような差動型セルはインクリ−ブト
・セル（Ｉ ｎｔｅｒｌｅａｖｅｄｃｅｌｌ 、以下、
インタリーブ型セルと称する）と呼ばれており、この形
式の各メモリセルは互い違いに配置された２個の不揮発
性トランジスタで構成されている。第６図（ｂ）は同図
（ａ）の等価回路図である。このメモリセルではビット
線ＢＬ、ＢＬと交差するようにワード線ＷＬが配置され
ている。また２個１組のトランジスタから一対のビット
線ＢＬ、ＢＬに異なる信号レベルを読み出す必要がある
ため、１本のワード線ＷＬはトランジスタのソース配線
ＳＬを挟んで、図中斜め方向に隣接する２個のトランジ
スタＭＲ，ＭＲで共通となるように配置されている。
ところで、メモリセルを構成する各２個のトランジスタ
のチャネル領域には閾値電圧制御のために通常、不純物
がイオン注入されており、特性の良い浅いチャネル領域
を形成する目的からイオン注入の際に注入方向に所定の
角度を与えている。
のチャネル領域には閾値電圧制御のために通常、不純物
がイオン注入されており、特性の良い浅いチャネル領域
を形成する目的からイオン注入の際に注入方向に所定の
角度を与えている。
このため、インタリーブ型セルでは、１ビット分のメモ
リセルを構成する２個のトランジスタのソース側から見
た各チャネル領域に対するイオン注入方向が異なるため
、本来ならば等しくすることが好ましいトランジスタＭ
Ｒ，ＭＲに特性上の相違を与えるという欠点がある。
リセルを構成する２個のトランジスタのソース側から見
た各チャネル領域に対するイオン注入方向が異なるため
、本来ならば等しくすることが好ましいトランジスタＭ
Ｒ，ＭＲに特性上の相違を与えるという欠点がある。
また、ソース領域に対しコンタクトを設けて配線される
ソース配線は、互い違いに配列されるビット線ＢＬ、Ｂ
Ｌの何本かおきに形成されるので、ソース配線と各トラ
ンジスタ対の位置関係も対称性がないといえる。これは
インタリーブ型セルに限らず、ビット線ＢＬ、ＢＬを交
互に配置するようなレイアウトパターンの差動型セルす
べてに言０ えることである。
ソース配線は、互い違いに配列されるビット線ＢＬ、Ｂ
Ｌの何本かおきに形成されるので、ソース配線と各トラ
ンジスタ対の位置関係も対称性がないといえる。これは
インタリーブ型セルに限らず、ビット線ＢＬ、ＢＬを交
互に配置するようなレイアウトパターンの差動型セルす
べてに言０ えることである。
（発明が解決しようとする課題）
このように従来の不揮発性半導体記憶装置では、１ビッ
ト分のメモリセルを構成する２個のトランジスタが隣接
して配置されており、これにより一対のビット線も交互
に配置する必要があるので、Ｙ選択用トランジスタの配
置が困難であり、かつメモリセルを構成する２個のトラ
ンジスタの特性に差が生じるという欠点がある。
ト分のメモリセルを構成する２個のトランジスタが隣接
して配置されており、これにより一対のビット線も交互
に配置する必要があるので、Ｙ選択用トランジスタの配
置が困難であり、かつメモリセルを構成する２個のトラ
ンジスタの特性に差が生じるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、Ｙ選択用トランジスタのレイアウト
パターンが簡素化され、メモリセルを構成する２個のト
ランジスタの特性が等しくなるようなレイアウトを有す
る不揮発性半導体記憶装置を提供することにある。
あり、その目的は、Ｙ選択用トランジスタのレイアウト
パターンが簡素化され、メモリセルを構成する２個のト
ランジスタの特性が等しくなるようなレイアウトを有す
る不揮発性半導体記憶装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の不揮発性半導体記憶装置は、１ビットのデー
タを記憶するメモリセルのそれぞれが２個のトランジス
タで構成され、各メモリセルを１ 構成する一方のトランジスタが複数のビット線とワード
線からなる第１のメモリセルアレイ内に形成され、各メ
モリセルを構成する他方のトランジスタが複数のビット
線とワード線からなる第２のメモリセルアレイ内に形成
されてなることを特徴とする。
タを記憶するメモリセルのそれぞれが２個のトランジス
タで構成され、各メモリセルを１ 構成する一方のトランジスタが複数のビット線とワード
線からなる第１のメモリセルアレイ内に形成され、各メ
モリセルを構成する他方のトランジスタが複数のビット
線とワード線からなる第２のメモリセルアレイ内に形成
されてなることを特徴とする。
また、この発明の不揮発性半導体記憶装置は、１゜ビッ
トのデータを記憶するメモリセルのそれぞれが２個のト
ランジスタで構成され、前記各メモリセルを構成する一
方のトランジスタが形成された第１のメモリセルアレイ
と、前記各メモリセルを構成する他方のトランジスタが
形成された第２のメモリセルアレイと、前記第１、第２
のメモリセルアレイに接続されたワード線群と、前記第
１のメモリセルアレイに接続された第１のビット線群と
、前記第２のメモリセルアレイに接続された第２のビッ
ト線群と、前記第１のビット線群及び第２のビット線群
を選択するビット線選択手段と、前記ビット線選択手段
で選択された第１のビット線及び第２のビット線の信号
レベルを比較してデ２ 一夕を検出するデータセンス回路とを具備したことを特
徴とする。
トのデータを記憶するメモリセルのそれぞれが２個のト
ランジスタで構成され、前記各メモリセルを構成する一
方のトランジスタが形成された第１のメモリセルアレイ
と、前記各メモリセルを構成する他方のトランジスタが
形成された第２のメモリセルアレイと、前記第１、第２
のメモリセルアレイに接続されたワード線群と、前記第
１のメモリセルアレイに接続された第１のビット線群と
、前記第２のメモリセルアレイに接続された第２のビッ
ト線群と、前記第１のビット線群及び第２のビット線群
を選択するビット線選択手段と、前記ビット線選択手段
で選択された第１のビット線及び第２のビット線の信号
レベルを比較してデ２ 一夕を検出するデータセンス回路とを具備したことを特
徴とする。
（作用）
この発明では、１ビット分のメモリセルを構成する各２
個のトランジスタのそれぞれを別のメモリセルアレイ内
に形成することにより、メモリセルアレイ及びＹ選択用
トランジスタ等を対称的なパターンにレイアウトにする
ことができる。
個のトランジスタのそれぞれを別のメモリセルアレイ内
に形成することにより、メモリセルアレイ及びＹ選択用
トランジスタ等を対称的なパターンにレイアウトにする
ことができる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明をＥＦＲＯＭに実施した場合の読み出
し系回路の構成を示す回路図である。図において、］−
１と１−２はそれぞれメモリセルアレイである。前記両
メモリセルアレイ１．−１．、 １．−２内には１ビッ
トのデータを記憶するそれぞれ２個の不揮発性トランジ
スタ（図示せず）で構成された複数の差動型セルが形成
されているものであるが、各差動型セルの２個のトラン
ジスタは別々のメモリセルアレイ内に形成されている。
し系回路の構成を示す回路図である。図において、］−
１と１−２はそれぞれメモリセルアレイである。前記両
メモリセルアレイ１．−１．、 １．−２内には１ビッ
トのデータを記憶するそれぞれ２個の不揮発性トランジ
スタ（図示せず）で構成された複数の差動型セルが形成
されているものであるが、各差動型セルの２個のトラン
ジスタは別々のメモリセルアレイ内に形成されている。
すなわち、複３
数の差動型セルを構成する各一方の不揮発性トランジス
タはメモリセルアレイ１−１内にまとめて形成され、各
他方の不揮発性トランジスタはメモリセルアレイ］−２
内にまとめて形成されている。
タはメモリセルアレイ１−１内にまとめて形成され、各
他方の不揮発性トランジスタはメモリセルアレイ］−２
内にまとめて形成されている。
上記一方のメモリセルアレイ１−１内に形成されたｌ・
ランジスタは複数本のビット線ＢＬ、・・・のいずれか
に接続されている。上記複数本のビット線ＢＬ、・・・
の途中には、各ゲートにカラム選択信号Ｙｏ Ｙ、、・
・・Ｙｏが供給されるＹ（カラム）選択用トランジスタ
２−１．・・・のそれぞれが挿入されており、これらＹ
選択相トランジスタ２−１．・・・で選択されたビット
線ＢＬの電位は、ゲートに所定電位Ｖ ｒｅｆが供給さ
れているトランスファーゲー１−３−１を介してセンス
アンプ４の一方入力端に供給される。同様に、−り記他
方のメモリセルアレイ１−２内に形成されたｌ・ランジ
スタは複数本のビット線ＢＬ、・・・のいずれかに接続
され、これら複数本のビット線ＢＬ、・・・の途中には
、各ゲーＩ・にカラム選択信号Ｙ。、Ｙｌ、・・・Ｙ、
が供給されるＹ選択相トランジスタ２−２．・・・のそ
れぞれが挿入さ〕４ れている。そして、上記Ｙ選択用トランジスタ２−２．
・・・で選択されたビット線ＢＬの電位は、ゲートに所
定電位Ｖ ｒｅｆが供給されているトランスファーゲー
ト３−ｋ Ｌ、て上記センスアンプ４の他方入力端に供
給される。
ランジスタは複数本のビット線ＢＬ、・・・のいずれか
に接続されている。上記複数本のビット線ＢＬ、・・・
の途中には、各ゲートにカラム選択信号Ｙｏ Ｙ、、・
・・Ｙｏが供給されるＹ（カラム）選択用トランジスタ
２−１．・・・のそれぞれが挿入されており、これらＹ
選択相トランジスタ２−１．・・・で選択されたビット
線ＢＬの電位は、ゲートに所定電位Ｖ ｒｅｆが供給さ
れているトランスファーゲー１−３−１を介してセンス
アンプ４の一方入力端に供給される。同様に、−り記他
方のメモリセルアレイ１−２内に形成されたｌ・ランジ
スタは複数本のビット線ＢＬ、・・・のいずれかに接続
され、これら複数本のビット線ＢＬ、・・・の途中には
、各ゲーＩ・にカラム選択信号Ｙ。、Ｙｌ、・・・Ｙ、
が供給されるＹ選択相トランジスタ２−２．・・・のそ
れぞれが挿入さ〕４ れている。そして、上記Ｙ選択用トランジスタ２−２．
・・・で選択されたビット線ＢＬの電位は、ゲートに所
定電位Ｖ ｒｅｆが供給されているトランスファーゲー
ト３−ｋ Ｌ、て上記センスアンプ４の他方入力端に供
給される。
この実施例のＥＰＲＯＭでは、１ビットのデータを記憶
する各メモリセルを２個のトランジスタで構成し、これ
ら２個のトランジスタのそれぞれを別のメモリセルアレ
イ１−１． １−２内に別けて形成し、さらにメモリセ
ルアレイ１−１に対してはビット線ＢＬ、・・・を、メ
モリセルアレイ１−２に対してはビット線ＢＬ、・・・
をそれぞれ接続するようにしたものである。
する各メモリセルを２個のトランジスタで構成し、これ
ら２個のトランジスタのそれぞれを別のメモリセルアレ
イ１−１． １−２内に別けて形成し、さらにメモリセ
ルアレイ１−１に対してはビット線ＢＬ、・・・を、メ
モリセルアレイ１−２に対してはビット線ＢＬ、・・・
をそれぞれ接続するようにしたものである。
このような構成とすることにより、同じカラム選択信号
が供給される２個のＹ選択用トランジスタ２−１と２−
２は、従来のように隣接せず、一定の距離を保って配置
されることになり、一方のビット線ＢＬ、・・・と他方
のビット線ＢＬ、・・・とが交差する箇所は生じない。
が供給される２個のＹ選択用トランジスタ２−１と２−
２は、従来のように隣接せず、一定の距離を保って配置
されることになり、一方のビット線ＢＬ、・・・と他方
のビット線ＢＬ、・・・とが交差する箇所は生じない。
このため、従来のようにビット線を拡散層等を使用して
ジャンプさせる必要５ がなくなり、配線パターンの形成が容易となる。
ジャンプさせる必要５ がなくなり、配線パターンの形成が容易となる。
またビット線相互間の配線抵抗のばらつきが緩和される
ので、Ｙ選択用トランジスタの対称性が損なわれる恐れ
もない。
ので、Ｙ選択用トランジスタの対称性が損なわれる恐れ
もない。
第２図は第１図の実施例回路におけるメモリセルアレイ
１−１側のＹ選択用トランジスタ部分（Ｙセレクタ）の
具体的な構成を示すパターン平面図である。なお、メモ
リセルアレイ１−２側もこれと同様に構成されている。
１−１側のＹ選択用トランジスタ部分（Ｙセレクタ）の
具体的な構成を示すパターン平面図である。なお、メモ
リセルアレイ１−２側もこれと同様に構成されている。
この場合、カラム選択信号はＹ。、Ｙｌ、・・・Ｙｌ、
からなる１６ビットであり、この１６ビットの信号で１
６本のビット線ＢＬ、・・・のいずれか１本が選択され
る。図中、上下方向に伸びる導体パターン１１．・・・
はそれぞれ前記ビット線ＢＬとなるものであり、これら
の導体パターンは第１図中のメモリセルアレイ１−１に
接続される。上記導体パターン１１．・・・と交差する
ように形成された導体パターン１２はＹ選択トランジス
タ（２−１，・・・）のゲート配線である。また、１３
はＹ選択トランジスタのソース、ドレイン領域となる拡
散領域であり、これら拡散領域１３は所定の ６ コンタクトホールを介して上記導体パターンＩＩ、・・
・のいずれかに接続されている。さらに、図のほぼ中央
に配置された導体パターン１４は、上記Ｙ選択トランジ
スタの共通ソースもしくは共通ドレイン領域となる拡散
領域１３に対しコンタクトホールを介して接続されてお
り、この導体パターン１４は前記トランスファーゲート
３−１を介してセンスアンプ（ＳＡ）４の一方入カ端に
接続されている。
からなる１６ビットであり、この１６ビットの信号で１
６本のビット線ＢＬ、・・・のいずれか１本が選択され
る。図中、上下方向に伸びる導体パターン１１．・・・
はそれぞれ前記ビット線ＢＬとなるものであり、これら
の導体パターンは第１図中のメモリセルアレイ１−１に
接続される。上記導体パターン１１．・・・と交差する
ように形成された導体パターン１２はＹ選択トランジス
タ（２−１，・・・）のゲート配線である。また、１３
はＹ選択トランジスタのソース、ドレイン領域となる拡
散領域であり、これら拡散領域１３は所定の ６ コンタクトホールを介して上記導体パターンＩＩ、・・
・のいずれかに接続されている。さらに、図のほぼ中央
に配置された導体パターン１４は、上記Ｙ選択トランジ
スタの共通ソースもしくは共通ドレイン領域となる拡散
領域１３に対しコンタクトホールを介して接続されてお
り、この導体パターン１４は前記トランスファーゲート
３−１を介してセンスアンプ（ＳＡ）４の一方入カ端に
接続されている。
このようにＹセレクタではパターンの重なりがなく、単
純なパターンの繰り返しとなっているため、容易に形成
が可能である。また、パターンが単純なため、メモリセ
ルアレイ１−１側と１−２側とでパターンの対称化を容
易に図ることができ、Ｙ選択トランジスタを含む特性を
そろえることができる。
純なパターンの繰り返しとなっているため、容易に形成
が可能である。また、パターンが単純なため、メモリセ
ルアレイ１−１側と１−２側とでパターンの対称化を容
易に図ることができ、Ｙ選択トランジスタを含む特性を
そろえることができる。
第３図は第１図の実施例回路におけるメモリセルアレイ
１−１の具体的な構成を示すパターン平面図である。前
述したように各メモリセルは２個のトランジスタで構成
されており、このうち各一方 ７ のトランジスタがこのメモリセルアレイ１−１内に形成
されている。図において、２１．・・・は素子分離領域
である。これら複数の素子分離領域２１を図中の横方向
で跨ぐように複数のワード線ＷＬが形成されている。こ
のワード線ＷＬは図中の縦方向で素子分離領域２１に挟
まれた共通ソース領域２２を介して向かい合い、２本ず
つ同一電位にされるように配線されている。また、それ
ぞれ図中の横方向で素子分離領域２】に挟まれた斜線領
域にはワード線ＷＬの下層にフローティングゲートが形
成されており、２個ずつの不揮発性トランジスタが互い
違いに配置されインターリーブ型セルと同様のパターン
を構成している。また、上記ワード線ＷＬと交差するよ
うに複数のビット線ＢＬが形成されており、これらビッ
ト線ＢＬは１つの素子分離領域２１に挟まれた２個を１
組とするトランジスタの共通ドレイン領域２３に対し、
ドレインコンタクト２４を介して接続されている。
１−１の具体的な構成を示すパターン平面図である。前
述したように各メモリセルは２個のトランジスタで構成
されており、このうち各一方 ７ のトランジスタがこのメモリセルアレイ１−１内に形成
されている。図において、２１．・・・は素子分離領域
である。これら複数の素子分離領域２１を図中の横方向
で跨ぐように複数のワード線ＷＬが形成されている。こ
のワード線ＷＬは図中の縦方向で素子分離領域２１に挟
まれた共通ソース領域２２を介して向かい合い、２本ず
つ同一電位にされるように配線されている。また、それ
ぞれ図中の横方向で素子分離領域２】に挟まれた斜線領
域にはワード線ＷＬの下層にフローティングゲートが形
成されており、２個ずつの不揮発性トランジスタが互い
違いに配置されインターリーブ型セルと同様のパターン
を構成している。また、上記ワード線ＷＬと交差するよ
うに複数のビット線ＢＬが形成されており、これらビッ
ト線ＢＬは１つの素子分離領域２１に挟まれた２個を１
組とするトランジスタの共通ドレイン領域２３に対し、
ドレインコンタクト２４を介して接続されている。
また、上記複数のビット線ＢＬのＮ本（Ｎは正の整数）
おきに、上記トランジスタの共通ソース ８ 領域２２とソースコンタクト２５を介して接続されたソ
ース配線ＳＬが形成されている。なお、このソース配線
ＳＬは、ビット線１本おきに配置するようにしてもよい
が、各トランジスタのソースとソース配線ＳＬとの間の
抵抗があまり問題にならない場合には、この第３図のよ
うにビット線複数本おきに形成することができる。
おきに、上記トランジスタの共通ソース ８ 領域２２とソースコンタクト２５を介して接続されたソ
ース配線ＳＬが形成されている。なお、このソース配線
ＳＬは、ビット線１本おきに配置するようにしてもよい
が、各トランジスタのソースとソース配線ＳＬとの間の
抵抗があまり問題にならない場合には、この第３図のよ
うにビット線複数本おきに形成することができる。
他方のメモリセルアレイ１−２側でも図示しないが上記
と同様のパターンレイアウトで構成される。
と同様のパターンレイアウトで構成される。
すなわち、各メモリセルを構成する２個のトランジスタ
のチャネル領域に閾値電圧制御等のために不純物をイオ
ン注入する際、メモリセルアレイ１−１側の各トランジ
スタと１−２側の各トランジスタとで同じ方向、角度で
注入することができるので、各メモリセルのそれぞれ２
個のトランジスタの特性を容易にそろえることができる
。また複数のビット線ＢＬのＮ本（Ｎは正の整数）おぎ
にソース配線を形成することにより、前記第３図と同様
のパターンレイアウトが実現される。これにより、メモ
リセルアレイ１．−１．、 ］、 −２両者共に等間
隔９ おきにソース配線ＳＬが形成され、各メモリセルとの距
離の平均化が図れる。
のチャネル領域に閾値電圧制御等のために不純物をイオ
ン注入する際、メモリセルアレイ１−１側の各トランジ
スタと１−２側の各トランジスタとで同じ方向、角度で
注入することができるので、各メモリセルのそれぞれ２
個のトランジスタの特性を容易にそろえることができる
。また複数のビット線ＢＬのＮ本（Ｎは正の整数）おぎ
にソース配線を形成することにより、前記第３図と同様
のパターンレイアウトが実現される。これにより、メモ
リセルアレイ１．−１．、 ］、 −２両者共に等間
隔９ おきにソース配線ＳＬが形成され、各メモリセルとの距
離の平均化が図れる。
このように上記実施例によれば、差動型セルを使用した
メモリにおいて、２個のメモリセルアレイで対称なメモ
リセルパターンが形成でき、さらに対になるデータ記憶
用のトランジスタが同じパターンの信号線を介してセン
スアンプに接続されるため、差動型セルにおいて望まし
いパターンレイアウトが実現される。また、Ｙ選択トラ
ンジスタにおいてもデータの異なる信号線を互い違いに
配設する必要がなくなるので、パターン形成が簡素化さ
れ、特性の対称性及び信頼性が向上する。
メモリにおいて、２個のメモリセルアレイで対称なメモ
リセルパターンが形成でき、さらに対になるデータ記憶
用のトランジスタが同じパターンの信号線を介してセン
スアンプに接続されるため、差動型セルにおいて望まし
いパターンレイアウトが実現される。また、Ｙ選択トラ
ンジスタにおいてもデータの異なる信号線を互い違いに
配設する必要がなくなるので、パターン形成が簡素化さ
れ、特性の対称性及び信頼性が向上する。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば、上記実施例ではメモリセルアレイはインターリーブ
型の構成のパターンで説明したが、トランジスタが互い
違いの配列でない第４図に示されるような通常のメモリ
セルアレイあるいはその変形に対しても同様の効果が期
待できる。
、種々の変形が可能であることはいうまでもない。例え
ば、上記実施例ではメモリセルアレイはインターリーブ
型の構成のパターンで説明したが、トランジスタが互い
違いの配列でない第４図に示されるような通常のメモリ
セルアレイあるいはその変形に対しても同様の効果が期
待できる。
０
第４図は第３図と同一の箇所であるので同一符号を付し
た。すなわち、この第４図もメモリセルアレイ１刊にお
ける具体的な構成を示すパターン平面図であり、各一方
のトランジスタがこのメモリセルアレイ１刊１内に形成
されている。それぞれの素子分離領域２１に挟まれた斜
線領域にはワード線ＷＬの下層にフローティングゲ−１
・が形成されており、不揮発性トランジスタが形成され
ている。
た。すなわち、この第４図もメモリセルアレイ１刊にお
ける具体的な構成を示すパターン平面図であり、各一方
のトランジスタがこのメモリセルアレイ１刊１内に形成
されている。それぞれの素子分離領域２１に挟まれた斜
線領域にはワード線ＷＬの下層にフローティングゲ−１
・が形成されており、不揮発性トランジスタが形成され
ている。
また、ワード線ＷＬと交差するように複数のビット線Ｂ
Ｌが形成されており、これらビット線ＢＬは１つの素子
分離領域２１に挾まれた２個を１組とするトランジスタ
の共通ドレイン領域２３に対し、ドレインコンタクト２
４を介して接続されている。
Ｌが形成されており、これらビット線ＢＬは１つの素子
分離領域２１に挾まれた２個を１組とするトランジスタ
の共通ドレイン領域２３に対し、ドレインコンタクト２
４を介して接続されている。
そして、」−記複数のビット線ＢＬのＮ本（Ｎは正の整
数）おきに、上記トランジスタの共通ソース領域２２と
ソースコンタクト２５を介して接続されたソース配線Ｓ
Ｌが形成されている。さらに他方のメモリセルアレイ１
−２側でも図示しないが」二記と同様のパターンレイア
ウトで構成され、複数のビット線■のＮ本おきにソース
配線ＳＬが形成さ１ れる。
数）おきに、上記トランジスタの共通ソース領域２２と
ソースコンタクト２５を介して接続されたソース配線Ｓ
Ｌが形成されている。さらに他方のメモリセルアレイ１
−２側でも図示しないが」二記と同様のパターンレイア
ウトで構成され、複数のビット線■のＮ本おきにソース
配線ＳＬが形成さ１ れる。
また、この発明を２個のメモリセルアレイを有するＥＰ
ＲＯＭに実施した場合について説明したが、これは」−
２実施例における２個のメモリセルアレイ１刊、１−２
それぞれを複数のブロックに分割するように構成しても
よい。この場合には、各ブロック毎に分割されたＢＬ側
のメモリセルアレイとＢＬ側のメモリセルアレイを１組
にし、各メモリセルアレイの絹毎に前記センスアンプ４
を設けるようにすればよい。
ＲＯＭに実施した場合について説明したが、これは」−
２実施例における２個のメモリセルアレイ１刊、１−２
それぞれを複数のブロックに分割するように構成しても
よい。この場合には、各ブロック毎に分割されたＢＬ側
のメモリセルアレイとＢＬ側のメモリセルアレイを１組
にし、各メモリセルアレイの絹毎に前記センスアンプ４
を設けるようにすればよい。
［発明の効果コ
以上説明したようにこの発明によれば、Ｙ選択相トラン
ジスタのレイアウトパターンが簡素化され、メモリセル
を構成する２個のトランジスタの特性か等しくなるよう
なレイアウトを有する不揮発性半導体記憶装置を提供す
ることができる。
ジスタのレイアウトパターンが簡素化され、メモリセル
を構成する２個のトランジスタの特性か等しくなるよう
なレイアウトを有する不揮発性半導体記憶装置を提供す
ることができる。
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図の実施例回路におけるＹセーフ９部分の
具体的構成を示すパターン平面図、２ 第３図及び第４図はそれぞれ第１図の実施例回路におけ
るメモリセルアレイ部分の具体的構成を示すパターン平
面図、第５図は従来のＥＦＲＯＭの構成を示す回路図、
第６図（ａ）は上記従来のＥＰＲＯＭのパターン平面図
、第６図（ｂ）は同図（ａ）の等価回路図である。 １−１． １−２・・・メモリセルアレイ、２−１．
２−２・・・Ｙ選択用トランジスタ、３−１． ３−２
・・・トランスファーゲート、４・・・センスアンプ、
ＢＬ、ＢＬ・・・ビット線。
第２図は第１図の実施例回路におけるＹセーフ９部分の
具体的構成を示すパターン平面図、２ 第３図及び第４図はそれぞれ第１図の実施例回路におけ
るメモリセルアレイ部分の具体的構成を示すパターン平
面図、第５図は従来のＥＦＲＯＭの構成を示す回路図、
第６図（ａ）は上記従来のＥＰＲＯＭのパターン平面図
、第６図（ｂ）は同図（ａ）の等価回路図である。 １−１． １−２・・・メモリセルアレイ、２−１．
２−２・・・Ｙ選択用トランジスタ、３−１． ３−２
・・・トランスファーゲート、４・・・センスアンプ、
ＢＬ、ＢＬ・・・ビット線。
Claims (8)
- （１）１ビットのデータを記憶するメモリセルのそれぞ
れが２個のトランジスタで構成され、各メモリセルを構
成する一方のトランジスタが複数のビット線とワード線
からなる第１のメモリセルアレイ内に形成され、各メモ
リセルを構成する他方のトランジスタが複数のビット線
とワード線からなる第２のメモリセルアレイ内に形成さ
れてなることを特徴とする不揮発性半導体記憶装置。 - （２）１ビットのデータを記憶するメモリセルのそれぞ
れが２個のトランジスタで構成された不揮発性半導体記
憶装置において、 前記各メモリセルを構成する一方のトランジスタが形成
された第１のメモリセルアレイと、前記各メモリセルを
構成する他方のトランジスタが形成された第２のメモリ
セルアレイと、前記第１、第２のメモリセルアレイに接
続されたワード線群と、 前記第１のメモリセルアレイに接続された第１のビット
線群と、 前記第２のメモリセルアレイに接続された第２のビット
線群と、 前記第１のビット線群及び第２のビット線群を選択する
ビット線選択手段と、 前記ビット線選択手段で選択された第１のビット線及び
第２のビット線の信号レベルを比較してデータを検出す
るデータセンス回路と を具備したことを特徴とする不揮発性半導体記憶装置。 - （３）前記第１、第２のメモリセルアレイは共通のレイ
アウトパターンで構成され、同一アドレス信号で選択さ
れるメモリセルの物理番地が前記第１、第２のメモリセ
ルアレイで同一の場所である請求項２記載の不揮発性半
導体記憶装置。 - （４）前記第１のメモリセルアレイ及び第２のメモリセ
ルアレイそれぞれが複数のブロックに分割されており、
各ブロック毎に分割された第１のメモリセルアレイと第
２のメモリセルアレイの１組毎に前記データセンス回路
が設けられている請求項２記載の不揮発性半導体記憶装
置。 - （５）前記第１のメモリセルアレイ内には前記第１のビ
ット線のＮ本（Ｎは正の整数）おきにトランジスタのソ
ース配線が配置され、前記第２のメモリセルアレイ内に
は前記第２のビット線のＮ本（Ｎは正の整数）おきにト
ランジスタのソース配線が配置され、かつ前記第１及び
第２のビット線はＭ×Ｎ本（Ｍ＝１、２、…）おきに交
互に前記第１及び第２のビット線群をなしている請求項
２記載の不揮発性半導体記憶装置。 - （６）前記ビット線選択手段において前記第１のビット
線群の選択手段と前記第２のビット線群の選択手段を構
成するパターンレイアウトが対称で等しい請求項２記載
の不揮発性半導体記憶装置。 - （７）前記各メモリセルを構成する２個のトランジスタ
が不揮発性トランジスタで構成されている請求項１また
は２記載の不揮発性半導体記憶装置。 - （８）１ビットのデータを記憶するメモリセルのそれぞ
れが２個の不揮発性トランジスタで構成された不揮発性
半導体記憶装置において、 前記各メモリセルを構成する一方のトランジスタが形成
された第１のメモリセルアレイと、前記各メモリセルを
構成する他方のトランジスタが形成された第２のメモリ
セルアレイと、前記第１、第２のメモリセルアレイに接
続されたワード線群と、 前記第１のメモリセルアレイに接続された第１のビット
線群と、 前記第２のメモリセルアレイに接続された第２のビット
線群と、 前記第１のビット線群及び第２のビット線群を選択する
ビット線選択手段と、 前記ビット線選択手段で選択された第１のビット線及び
第２のビット線の信号レベルを比較してデータを検出す
るデータセンス回路とを具備し、前記第１、第２のメモ
リセルアレイは共通のレイアウトパターンで構成され、
前記一方のトランジスタは第１のメモリセルアレイ内で
、前記他方のトランジスタは第２のメモリセルアレイ内
で各々共通ソース領域を挟んで互い違いに配列され、前
記ワード線群は前記共通ソース領域を挟む２本ずつが同
一電位に接続されるように構成されていることを特徴と
する不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258153A JPH0817211B2 (ja) | 1989-10-03 | 1989-10-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1258153A JPH0817211B2 (ja) | 1989-10-03 | 1989-10-03 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120759A true JPH03120759A (ja) | 1991-05-22 |
| JPH0817211B2 JPH0817211B2 (ja) | 1996-02-21 |
Family
ID=17316262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1258153A Expired - Fee Related JPH0817211B2 (ja) | 1989-10-03 | 1989-10-03 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817211B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050347B2 (en) | 2004-01-26 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| US7184304B2 (en) | 2004-08-02 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
-
1989
- 1989-10-03 JP JP1258153A patent/JPH0817211B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7050347B2 (en) | 2004-01-26 | 2006-05-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| US7184304B2 (en) | 2004-08-02 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817211B2 (ja) | 1996-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |