JPH03120846A - 半導体素子の特性測定法 - Google Patents
半導体素子の特性測定法Info
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- JPH03120846A JPH03120846A JP26045689A JP26045689A JPH03120846A JP H03120846 A JPH03120846 A JP H03120846A JP 26045689 A JP26045689 A JP 26045689A JP 26045689 A JP26045689 A JP 26045689A JP H03120846 A JPH03120846 A JP H03120846A
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- Japan
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- semiconductor wafer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000005259 measurement Methods 0.000 title abstract description 4
- 238000000691 measurement method Methods 0.000 claims 1
- 239000011347 resin Substances 0.000 abstract description 7
- 229920005989 resin Polymers 0.000 abstract description 7
- 230000001681 protective effect Effects 0.000 abstract description 6
- 239000000463 material Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 2
- 230000001939 inductive effect Effects 0.000 abstract 3
- 238000013459 approach Methods 0.000 abstract 1
- 238000007789 sealing Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子製造法に関し、特にウェハー状態に
おける電気的特性の測定法に関する。
おける電気的特性の測定法に関する。
従来、この種の電気的特性の評価は、図2に示すように
、半導体素子の保護を目的とした保護膜3をつけた状態
で行なわれており、この保護膜はパッケージに組立た後
の電気的状態を再現する目的で、電気的特性がパッケー
ジの電気的特性と類似するものは用いられていない。
、半導体素子の保護を目的とした保護膜3をつけた状態
で行なわれており、この保護膜はパッケージに組立た後
の電気的状態を再現する目的で、電気的特性がパッケー
ジの電気的特性と類似するものは用いられていない。
上述した従来のウェハー状態にある半導体素子の電気的
特性評価法では、パッケージに組立だ後の電気的状態が
再現されていない為、ウェハー状態での電気的特性の測
定結果と、組立だ後の電気的特性の測定結果とが一致し
ないという欠点がある。
特性評価法では、パッケージに組立だ後の電気的状態が
再現されていない為、ウェハー状態での電気的特性の測
定結果と、組立だ後の電気的特性の測定結果とが一致し
ないという欠点がある。
本発明のウェハー状態での電気的特性の測定法は、第1
図の膜4を半導体素子の保護膜3の上に有している。こ
の4膜を選ぶに際してその電気的特性が、パッケージ材
料の電気的特性と類似するようにしなくてはならない。
図の膜4を半導体素子の保護膜3の上に有している。こ
の4膜を選ぶに際してその電気的特性が、パッケージ材
料の電気的特性と類似するようにしなくてはならない。
次に、本発明の一実施例を図面を参照して説明する。第
1図は本発明の実施例の断面図である。
1図は本発明の実施例の断面図である。
1は半導体素子の構成要素を内蔵する半導体基板と、そ
の上に構成される加工成形された各種導電性膜や絶縁性
膜である。2はこの導電性膜のうち最上部におかれた加
工成形された金属膜を特にとり出して示している。3は
半導体素子の保護膜である。4は、前述のとうり、電気
的特性がパッケージの材料と類似するように選ばれた物
質による膜である。
の上に構成される加工成形された各種導電性膜や絶縁性
膜である。2はこの導電性膜のうち最上部におかれた加
工成形された金属膜を特にとり出して示している。3は
半導体素子の保護膜である。4は、前述のとうり、電気
的特性がパッケージの材料と類似するように選ばれた物
質による膜である。
この半導体素子をモールド樹脂中に封止するタイプのパ
ッケージの場合で実施例を説明する。
ッケージの場合で実施例を説明する。
モールド樹脂の比誘電率は6〜10なので、4の材料と
しては、保護膜3に開口部5をあける際に用いるフォト
レジスト膜(比誘電率lO〜12)を用いることができ
る。こうすれば、電気的特性測定時に、半導体素子を動
作させることによって生じる金属膜2の隣接部間に生じ
る電気力線が、膜4がないときは比誘電率が1である空
気中を通る為、モールド樹脂中に封止されている場合と
比較して、金属膜2の隣接部間に生じる電気的寄生容量
が異なってしまう。この為、容量差を検出して動作する
ような回路の場合は誤動作することがあり、又動作スピ
ードが問題となる回路の場合は、スピードが異なる。と
ころが、膜4が存在するときは、電気力線が通るところ
の比誘電率が、モールド樹脂の比誘電率に近い為、金属
膜2の隣接部間に生じる電気的寄生容量に大きな差が生
じない。
しては、保護膜3に開口部5をあける際に用いるフォト
レジスト膜(比誘電率lO〜12)を用いることができ
る。こうすれば、電気的特性測定時に、半導体素子を動
作させることによって生じる金属膜2の隣接部間に生じ
る電気力線が、膜4がないときは比誘電率が1である空
気中を通る為、モールド樹脂中に封止されている場合と
比較して、金属膜2の隣接部間に生じる電気的寄生容量
が異なってしまう。この為、容量差を検出して動作する
ような回路の場合は誤動作することがあり、又動作スピ
ードが問題となる回路の場合は、スピードが異なる。と
ころが、膜4が存在するときは、電気力線が通るところ
の比誘電率が、モールド樹脂の比誘電率に近い為、金属
膜2の隣接部間に生じる電気的寄生容量に大きな差が生
じない。
以上説明したように本発明を実施することにより、ウェ
ハー状態での電気的特性の測定結果と、パッケージに組
み込んだ後の電気的特性の測定結果が等しくできるとい
う効果がある。
ハー状態での電気的特性の測定結果と、パッケージに組
み込んだ後の電気的特性の測定結果が等しくできるとい
う効果がある。
第1図は本発明の断面図、第2図は従来の場合の断面図
である。■は半導体素子の構成要素を内蔵する半導体基
板と、その上に構成される加工成形された各種導電性膜
や、絶縁性膜である。2はこの導電性膜のうち、最上部
にある加工成形された金属膜を特にとり出して示してい
る。3は半導体素子の保護膜である。5は電気的特性の
測定時や、パッケージに組み込んだ時にパッケージのピ
ンと電気的に接続する為に必要に開口部である。
である。■は半導体素子の構成要素を内蔵する半導体基
板と、その上に構成される加工成形された各種導電性膜
や、絶縁性膜である。2はこの導電性膜のうち、最上部
にある加工成形された金属膜を特にとり出して示してい
る。3は半導体素子の保護膜である。5は電気的特性の
測定時や、パッケージに組み込んだ時にパッケージのピ
ンと電気的に接続する為に必要に開口部である。
Claims (1)
- 半導体素子を有する半導体ウェハーの電気的特性を測定
する際において、個別パッケージに組立てた後の状態を
再現させる目的で、電気的な特性が類似した膜を半導体
ウェハー上に塗布した状態で、半導体素子の電気的特性
を測定することを特徴とする電気的特性測定法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045689A JPH03120846A (ja) | 1989-10-04 | 1989-10-04 | 半導体素子の特性測定法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045689A JPH03120846A (ja) | 1989-10-04 | 1989-10-04 | 半導体素子の特性測定法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120846A true JPH03120846A (ja) | 1991-05-23 |
Family
ID=17348200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26045689A Pending JPH03120846A (ja) | 1989-10-04 | 1989-10-04 | 半導体素子の特性測定法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120846A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521456A (ja) * | 2004-11-30 | 2008-06-26 | リネット スポル.エスアール.オー. | 可動式手すりおよびこの可動式手すりを装備するベッド |
-
1989
- 1989-10-04 JP JP26045689A patent/JPH03120846A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008521456A (ja) * | 2004-11-30 | 2008-06-26 | リネット スポル.エスアール.オー. | 可動式手すりおよびこの可動式手すりを装備するベッド |
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