JPH03123238A - 共通バッファ型スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、非同期転送モード（△ｒＭ）を用いたスイッ
チ装置あるいはセル多重装置等に適用される共通バッフ
ァ型スイッチに係り、詳しくは、入力ポートと出力ポー
トと共通バッファとを備えると共に、入力ポートから入
力されるセルを記憶すべき共通バッノ？の未使用アドレ
スを管理する未使用アドレス管理手段と、セルの記憶さ
れた共通バッファの使用アドレスを管理する使用アドレ
ス管理手段とを備え、未使用アドレス管理手段から与え
られる共通バッファの未使用アドレスに入力ポートから
入力されるセルを記憶し、使用アドレス管理手段から与
えられる共通バッファの使用アドレスからセルを読出し
て所定の出力ポートに供給することにより入出力ポート
間でのスイッチ動作を行なう共通バッファ型スイッチに
関する。

〔従来の技術〕

従来の共通バッファ形スイッチの第一の例を第９図に示
す（引用文献：　Ｊｅａｎ−Ｐｉｅｒｒｅ　Ｃ０ＵＯＲ
ＥＵＳＥａｎｄ　Ｈｉｃｈｅｌ　５ＥＲＶＥＬ　ＰＲＥ
ＬＵＤＥ：ＡＮ　ＡＳＶＮＣＩ−ＩＲＱＮＯＵＳＦＩＮ
Ｅ−０１ＶＩＳＩＯＮ　Ｓ旧ＴＣＨ［０１１ＥＴＷＯＲ
に”　ＩＥＥＥ　Ｉｎｔｅｒ　−ｎａｔｉｏｎａｌ　ｃ
ｏｎｒｅｒｅｎｃｅ　ｏｎ　Ｃ０ＩＩＩｌｔｌｎｉＣａ
ｔｉＯｎ＆　’　８７　：Ｃｏｍ１ｕｎｉｃａｔｉｏｎ
−Ｓｏｕｎｄ　ｔｏ　Ｌｉｇｈｔ、Ｐｒｏｃｅｅｄｉｎ
ｇｓｐｐ、　７６９−７７３　ｖｏｌ、２）。

この例では、入力ポート数と出力ポート数は等しく、そ
れぞれ４の場合を示す。符５Ｓｉｌ〜ｉ４は入力ポート
１〜４を示し、各入力ポートから同時刻にセルｉｃｌ〜
ｉｃ４がブロック分割部８０に入力される。セルは、入
力ポート数と同数の均等なブロックに分割されて処理さ
れる。従って、第９図では４分割される。セルの先頭か
ら順に第１、第２．第３．第４ブロツクと呼ぶことにし
、ｉｃｌにおける１０＋　、１０２．１０３．１０４の
ごとく表し、各ブロックの時刻は１＋ｊ（１−０，１，
２，３，ｊ＝０．１．２．３．４．５゜６）で表す。以
下の記述において時刻の単位はこの１ブロック分の時間
を１とする。また、各部の人出力ポートはことわりのな
いかぎり図中上から下へポート１．２．３．４と表す。

ブロック分前部８０の構成を第１０図に示す。第１０図
では入力ポートは上からポート１．２．３，４．出力ポ
ートは上からポート４．３，２．１である。符号９０−
１〜９０−３はそれぞれ１．２．３ブロック分の遅延を
与える遅延回路、符号９１はバレルシフタを示す。第１
０図にバレルシフタの一巡の入力ポートと出力ポートの
接続関係の変化を示す。

接続関係は４ブロック時間で一巡し、その４つの接続関
係をそれぞれ時間順に第１０図（ａ）。

（ｂ）、（Ｃ）、（ｄ）に示す。入力セルｉｃｌに対し
て入力セルｉｃ２．ｔｃ３．ｉｃ４はそれぞれ遅延回路
９０−１−９０−３により１１０ツク分、２ブロック分
、３ブロック分の遅延を与えられ、その後バレルシフタ
９１により各セルの第１、第２．第３．第４７０ツクは
それぞれブロック分割部８０の出力ポート１，２，３．
４に出力される。−例としてｉＣ２を取り上げると、ｉ
ｃｌの第１ブロツク１０＋が時刻ｔｎに出力されるので
それより１７０ツク分遅れて、第１ブロツク２０＋は時
刻ｔｏにブロック分割部８０の出力ポート１に、第２ブ
ロツク２０２は時刻しりに出力ポート２に、第３ブロツ
クは２０３は時刻ｔＩ３に出力ポート３に、第４ブロツ
ク２０４は時刻ｔＩ４に出力ポート４にそれぞれ出力さ
れる。したがって、ブロック分割部８０の出力ポート１
〜４には同時刻に各入力ポートから入力されたセルの第
１〜第４ブロツクの集合ｉｂｌ〜ｉｂ４が１ブロック分
ずつ時刻がずれて出力される。共通バッファ８２はブロ
ック分甥数と等しいｒ１〜ｒ４の４つのＲＡＭメモリか
ら構成され、それぞれに第１〜第４ブロツクが記憶され
る。書き込みアドレス修復手段８３は共通バッファ８２
を構成するＲＡＭメモリの全アドレス（第９図における
０〜ｎ）を−巡とするサイクリックカウンタで構成され
ており、１ブロック時間に１ずつカウントアツプする。

このカウンタの値をＲＡＭメモリへの書き込みアドレス
として、共通バッファ８２を構成するＲＡＭメモリｒ１
〜ｒ４に同時に与える。ある時刻τにｉｂｌ中のブロッ
ク４０＋が共通バッファに入力され、その時刻に書き込
みアドレス＄り帥部８３からアドレス“２３″が与えら
れたとすると、ＲＡＭメモリｒ１〜ｒ４のアドレス“２
３”にはそれぞれブロック４０＋　、３０ｚ　、２０３
　。

１０４が書き込まれる。ｉｃｌを構成するブロック１０
１〜１０４に注目すると、時刻（τ−３）にはＲＡＭメ
モリｒ１のアドレス“２０”に入力セルｉｃｌの第１ブ
ロツク１０＋が、時刻（τ２）にはＲＡＭメモリｒ２の
アドレス“２１”に第２７０ツク１０２が、時刻（τ−
１）にはＲＡＭメモリｒ３のアドレス“２２′″に第３
ブロツク１０３が、時刻τにはＲＡＭメモリｒ４のアド
レス“２３”に第４ブロツク１０４が書き込まれる。

すなわち、入力セルの第１ブロツクがＲＡＭメモリｒ１
のアドレス“ａ　”に１き込まれたとすると、第２．第
３．第４ブロツクはそれぞれＲＡＭメモ’Ｊｒ２．ｒ３
．ｒ４のアドレス“ａ＋１”、“ａ＋２パａ　−）　３
”に書き込まれる。一方、第１ブロツクを１き込んだＲ
ＡＭメモリｒ１のアドレスはアドレス記憶部８４に送ら
れ、出力ポート読み取り部８１でその第１ブロツクから
読みだした出力ポート番号によってアドレス振り分は部
８５により該当するノア−ストイン・ファーストアウド
動作するメモリ（以下ではＦＩＦＯメモリと表す）に振
り分けられて記憶される。符号ｆ１〜ｆ４はそれぞれ出
力ポート０１〜ｏ４に対応するアドレス記憶用ＦＩＦＯ
メモリを示す。したがって、入力セルｉｃｌが出力ポー
ト０３に出力されるとすると、第１１０ツク１０＋　を
書き込んだＲＡＭメモリｒ１のアドレス“２０″はアド
レス記憶部８４のＦＩＦＯメモリｒ３に記憶される。

共通バッファ８２からの読み出しアドレスは、アドレス
読み出し部８６から与えられる。アドレス読み出し部８
６はＦＩＦＯメモリ「１〜ｆ４の順にサイクリックに１
ブロック時間に１つずつアドレスを読み出す。読みださ
れたアドレスを“ａ”とすると、まず共通バッファ８２
のＲＡＭメモリｒ１のアドレス“ａ”から第１ブロツク
が読みだされる。その１ブロック時間後にアドレス“ａ
″はアドレス加鐸部８７−１で１加算されＲＡＭメモリ
ｒ２のアドレス″ａ＋１”から第２ブロツクが読みださ
れる。さらにその１ブロツクｖＲ門後にアドレス“ａ＋
１”はアドレス加算部８７−２で１加算されＲＡＭメモ
リｒ３のアドレス″ａ＋２”から第３ブロツクが読みだ
される。最後にその１ブロック時間後にアドレス“ａ＋
２”はアドレス加算部８７−３で１加算されＲＡＭメモ
リｒ４のアドレス“ａ＋３”から第４ブロツクが読み出
される。第９図により説明すると、時刻ｔ２１にＦＩＦ
Ｏメモリｒ２からアト０ス“２２″が読みだされたとす
ると、時刻ｔ２１にＲＡＭメモリｒ１のアドレス″２２
″から第１ブロツク３０１が読みだされ、時刻ｔ２２に
ＲＡＭメモリｒ２のアドレス“２３″から第２ブロツク
３０２が読みだされ、時刻ｔ２３にＲＡＭメモリｒ３の
アドレス“２４″から第３ブロツク３０３が読みだされ
、時刻ｔ　２４にＲＡＭメモリｒ４のアドレス“２５”
から第４ブロツク３０４から読みだされる。上述のよう
にしであるセルを構成する第１．第２．第３．第４ブロ
ツクはそれぞれ１ブロック時間ずつ遅れて共通バッファ
８２の出力ポート１〜４に出力される。

すなわち、共通バッファ８２の出力ポート１〜４にはそ
れぞれ第１〜第４ブロツクの集合ｏｂ１〜ｏｂ４が出力
される。Ｏｂ１〜Ｏｂ４はブロック結合部８８に入力さ
れる。ブロック結合部８８の構成を第１１図に示す。第
１１図では、入力ポートは上からポート１．２．３，４
．出力ポートは上から４．３．２．１である。ブロック
分割部と＠罹のバレルシフタとそれぞれ３，２．１ブロ
ック分の遅延を与える遅延回路１０−１．１０−３によ
り構成される。各ブロックはバレルシフタ９１により対
応する出力ポートに接続され、第１〜第４ブロツクが結
合されてセルの形態に戻され、遅延回路１０−１〜１０
−３により出力ポート間でずれているセルの先頭時刻を
あわせて出力ポートに出力される。

前記ＲＡＭメモリへの書き込み、及び読み出しは１ブロ
ック時間にそれぞれ１回行われる。

前述のようにして共通バッファを利用した任意の入力ポ
ートから任意の出力ポートへのスイッチ動作が行なわれ
る。

従来の共通バッファ形スイッチの第二の例を第１２図に
示す（引用文献：遠藤界、小崎尚彦、櫻井義人、郷原忍
“Ａ１Ｍ交換アーキテクチャの一提案”、信学技報Ｓ　
Ｓ　Ｅ　８８−５６　０１）、３７−４２１９８８）。

この例では、入力ポート数４．出力ポート数４の場合を
示す。符号１１０は共通バッファに接続する入力ポート
を選択する入力選択部、符号１１１は次回読み出しを行
うアドレスを記憶するアドレスチェーン記憶部、符号１
１２はセルデータを記憶する共通セルバッファ部、符＠
１１３は共通セルバッファから読みだしたセルを該当す
る出力ポートに接続する出力選択部、符号１１４は出力
ポート別に次回書き込みアドレスを保持する書き込みア
ドレス保持部、ｗｐ１〜ｗｐ４はそれぞれ出力ポート０
１〜０４に対応する占き込みアドレスポインタ、符号１
１５は出力ポート別に次回読み出しアドレスを保持する
読み出しアドレス保持部、ｒｐ１〜ｒｆ）４はそれぞれ
出力ポートＯｒ〜０４に対応する読み出しアドレスポイ
ンタ、符号１１６は共通セルバッフ７部１１２の空きア
ドレスを保持する空きアドレスバッファを示す。

入力ポートから入力されたセルから出力ポート読み取り
部８１でその出力光を読み取り、その出力ポートに対応
するよき込みアドレスポインタ“ａ”を１き込みアドレ
ス保持部１１４から読み出し、共通セルバッファ部１１
２のアドレス゛′ａ″にセルを１き込む、また、空きア
ドレスバツフ７１１６から空きアドレスを１つ読み出し
、そのアドレスを１き込みアドレス保持部１１４の竹記
アドレス“ａ”を読みだした書き込みアドレスポインタ
に保持すると共にアドレスチ工−ン記憶部１１１のアド
レス“ａ″に記憶しアドレスチェーンを構成する。今、
入力ポート１２から出力ポートｏ１に接続されるセルが
入力されたとすると、出力ポート０１に対応する書き込
みアドレス保持部１１４の１き込みアドレスポインタＷ
ＤＩにしたがってセルは共通セルバッファ１１２のアド
レス“３″に書き込まれ、空きアドレスバツフ７１１６
からアドレス“６”が読みだされ、ｗｐｌに“６”を書
き込み、また、アドレスチェーン記憶部１１１のアドレ
ス“３″にアドレス“６”が占き込まれる。読み出しア
ドレス保持部１１５には出力ポート毎に形成されたアド
レスチェーンの最も古い時点のアドレスが保持されてお
り、このアドレスにしたがってセルが該当する出力ポー
トに読みだされる。また、セルを読みだした後、アドレ
スチェーン記憶部１１１のそのセルを読みだしたアドレ
スから次回読み出すアドレスを読み出し、読み出しアド
レス保持部に保持する。また、セルを読みだしたアドレ
スは空き状態になるので空きアドレスパツ７７１１６に
記憶する。出力ポート０３にセルを読み出すと、すると
ｒｐ３よりアドレス“４”を読み出し、共通セルバフフ
ッ部１１２のアドレス“４”から読み出し出力ポート０
３に出力する。また、アドレスチェーン記憶部１１１の
アドレス“４”から次回読み出すアドレス“９′を読み
出してｒｐ３に記憶する。また、アドレス“４″は空き
アドレスとなるため空きアドレスバッファ１１６に記憶
する。

〔発明が解決しようとする課題〕

上述した従来の共通バッファ壁スイツチの第一の例では
、書き込みアドレスはカウンタにより周期的に与えられ
、読み出しアドレスは出力ポートによりランダムに与え
られるため、書き込みアドレスが一巡するまでに読みだ
しが完了している必要があり、必要なメモリ量より余分
なメモリを設ける必要があるという不具合がある。ある
いは、読み出しが行なわれる前に書き込みアドレスが巡
回してきて上書きをしてしまい、セル廃棄を起こすとい
う不具合がある。また、異なるＲＡＭメモリの同一アド
レスには入力ポートの異なるセルの１０ツクが同詩に１
き込まれるため、入力セルの無いポートが存在してもそ
のアドレスに無効なデータを１き込む必要がありメモリ
の無駄を生じるという不具合がある。すなわち、ハード
的には同一メモリを全ポートが共通に使用しているが論
理的にはメモリ量は均等に入力ポートに削り当てられて
いるため、入力ポート別に異なるメモリを設けているこ
とと等価であり、完全な共通バッファになっていない。

上述した従来の共通のバッファ型スイッチの第二の例で
は完全な共通バック７にはなっているが、アドレスがチ
ェーンになっているため１つでも誤りが発生すると連鎖
的に波及し、正常状態に復帰しないという不具合がある
。

そこで、本発明の課題は、完全な共通バッファを維持し
つつ、アドレスに誤りが生じた場合に、その誤りが他の
アドレスに波及しないようにし、全体のスイッチ作動に
支障をきたさないようにすることである。

〔課題を解決するための手段〕

本発明は、第１図（ａ）、（ｂ）に示すような構成とな
る。入力ポート１と出力ポート３と共通バッファ２とを
備えると共に、入力ポート１から入力されるセルＣを記
憶すべき共通バッファ２の未使用アドレスを管理する未
使用アドレス管理手段４と、セルＣの記憶された共通バ
ッファ２の使用アドレスを管理する使用アドレス管理手
段５とを備え、未使用アドレス管理手段４から与えられ
る共通バッファ２の未使用アドレスに入力ポート１から
人力されるセルＣを記憶し、使用アドレス管理手段５か
ら与えられる共通バッファ２の使用アドレスからヒルＣ
８読出して所定の出力ポートに供給することにより入出
力ポート１．３間でのスイッチ動作を行なう共通バック
７型スイツチを前提としており、当該共通バッファ型ス
イッチにおいて、上記課題を解決するための技術的手段
は、第１図（ａ）に示すように、上記未使用アドレス管
理手段４が、入力ポート１から入力されるセルＣに対し
て共通バッファ２の未使用アドレスを共通に管理するも
のとなると共に、上記使用アドレス管理手段５が、共通
バッファ２の使用アドレスを、そのアドレスに記憶され
ているセルＣの出力すべき態様に応じて管理するものと
なり、共通バッファ２の各アドレスについて、そのアド
レスが管理される手段を示す識別ｆを記憶する識別子記
憶手段６と、共通バッファ２のアクセスに際し、そのア
ドレスを実際に管理している手段と識別子記憶手段６内
の当該アドレスに対応した識別子とのと比較によりアド
レスの誤りを検出するアドレス誤り検出手段７と、アド
レス誤り検出手段７がアドレスの誤りを検出したときに
、その誤りアドレスの使用を禁止するアドレス廃棄手段
８とを備えたものである。

上記使用アドレス管理手段５における管理の基礎となる
記憶されているセルＣの出力すべきＢ様とは、具体的に
は、出力すべき出力ポート３あるいは予め定めた出力順
序の優先度等そのスイッチの目的に応じて任意に定めら
れる。

また、誤りアドレスが増加した場合に、使用可能なアド
レスの単純な減少を防止してより適正なスイッチ作動を
保証する観点から、第１図（ｂ）に示すように、上記構
成に加わえ、アドレス廃棄手段８での使用禁止により欠
落したアドレスについて誤り前のアドレスを検索し、復
元するアドレス修復手段９を備えたものとなる。

〔作用〕

入力ポート１から人力されるセルＣが未使用アドレス管
理手段４から与えられる共通バック７２の未使用アドレ
スに記憶され、使用中となったそのアドレスは使用アド
レス管理手段５にて管理されるようになる。そして、使
用アドレス管理手段５から与えられる共通バック？２の
使用アドレスからセルＣが読出され、そのセルＣが所定
の出力ポート３から出力される。この共通バッファ２か
らのセルＣの読出しにより、未使用中となったアドレス
は未使用アドレス管理手段４での管理に移される。この
ようにして共通バッファ２のアドレスが未使用アドレス
管理手段４と使用アドレス管理手段５との間で巡回され
て共通バッファ２が管理され、それにより入出力ポート
１，３間でのスイッチ動作がなされる。

上記スイッチ動作の過程で、識別子記憶手段６は共通バ
ッファ２の各アドレスについて、そのアドレスが管理さ
れる手段を示す識別子を記憶する。

そして、共通バッファ２のアクセスに際し、アドレス誤
り検出手段７が共通バッファ２のアクセスされたアドレ
スを実際に管理している手段と、上記識別子記憶手段６
内の当該アドレスに対応した識別子との比較によりアド
レスの誤りを検出すると、アドレス廃棄手段８がその検
出した誤りアドレスの使用を禁止する。これにより、以
後のスイッチ動作の過程では、その誤りの検出されたア
ドレスについては、使用、未使用の管理の対象からはず
される。即ち、共通バッファ２の当該誤リアドレスにつ
いてのアクセスはなされない。

更に、アドレス修復手段９を備える場合、上記のように
して使用禁止となったアドレスについて、アドレス修復
手段９が誤り前の正常なアドレスを検索し、復元する。

当該誤りアドレスは、もとの状態にて使用、未使用の管
理がなされる。

〔実施例〕

以下本発叫の実施例を図面に基づいて説明する。

第２図は、本発明の第一実施例である共通バッファ型ス
イッチを説明する図である。

水弟−実施例は、共通バッファを構成するＲＡＭメモリ
の空きアドレスを共通な−っのＦＩＦＯメ七りで管理す
るため、共通バッファの大きさが必要最小限ですみ、さ
らに、使用アドレスを出力ポート毎にＦ！ＦＯメモリに
より管理しているため、アドレスに誤りが生じた場合に
もそのアドレスのみで誤りは終わり、他のアドレスに誤
りが波及することが無い。また、アドレスが管理されて
いる場所を記憶する対応記憶部を設け、アドレスをＦＩ
ＦＯメモリに書き込む場合にそのＦＩＦＯメモリを示す
識別ｆを対応記憶部に記憶し、Ｆ（ＦＯメモリから読み
出す場合にその対応記憶部に記憶されている識別ｆが示
すＦＩＦＯメモリと同一のＦＩＦＯメモリから実際に読
みだされたかどうかを検査することによりアドレスの誤
りを検出し、その誤りアドレスを使用禁止にすることが
できるという特徴がある。

入力ポート数と出力ポート数はそれぞれ任意の数でよい
。ここでは−例として、入力ポート数４゜出力ポート数
４の場合を示す。入力ポート１１〜ｉ４から共通バッフ
ァ８２の入力までの動作および共通バッファ８２の出力
から出力ポート０１〜０４までの動作は従来の第一の例
と同じなので省略する。

符号１１−１．１１−２．１１−３．１１−４はそれぞ
れＲＡＭメモリｒ１〜ｒ４に書き込みアドレスを与える
書き込みアドレスレジスタ、符号１２−１．１２−２．
１２−３．１２−４はそれぞれＲＡＭメモリｒｌ−ｒ４
に読み出しアドレスを与える読み出しアドレスレジスタ
を示す。

初期状態では、共通バッファを構成するＲＡＭメモリは
全て空き状態であるから、空きアドレスバッフ７１０に
はＲＡＭメモリのアドレスが全て記憶されており、アド
レス記憶部には何も記憶されていない状態である。また
、書き込みアドレスレジスタ１１−１〜１１−４および
読み出しアドレスレジスタ１２−１〜１２−４は後述す
る入力セルの無い場合、および読み出しセルの無い場合
に相当する状態になっている。

第３図は共通バッファへのブロックの書き込み動作を説
明する図である。畠き込み動作に関係の無い結線等は省
略している。

ある時刻τ（入力セルｉｃｆの第１ブロツク１０＋が共
通バッファに書き込まれるとする。また、ｉｃｌ〜ｉｃ
４はそれぞれ出力ポート０３゜０１、ｏ４．ｏ２に出力
されるものとする。第３図（ａ）、（ｂ）、（ｃ）、（
ｄ）、＜ｅ）はそれぞれ時刻（τ−１）、τ、（τ＋１
）、（τ＋２）、（τ＋３）の状態を示す。時刻（τ−
１）には（第３Ｆｇ（ａ）参照）書き込みアドレスレジ
スタ１１−１〜１１−４には何がしかのアドレス（＊１
〜＊４で表す）が保持されている。空きアドレスバッフ
７１０には先頭から２″、“’２３”“５”　２０”　
　“２７″・・・の空きアドレスが記憶されており、こ
の順に読みだされる。時刻τには（第３図（ｂ）参照）
空き？ドレスバッファ１０がら空きアドレス“２″′が
読みだされ、書き込みアドレスレジスタ１１−１に保持
され、時刻（τ−１）に書き込みアドレスレジスタ１１
−１〜１１−３に保持されていたアドレスはそれぞれ書
き込みアドレスレジスタ１１−２〜１１−４にジットさ
れて保持され、書き込みアドレスレジスタ１１−４に保
持されていたアドレスは書き込み終了ということで滌滅
し、ＲＡＭメモリｒ１のアドレス“２”にブロック１０
＋　、ｒ’２〜ｒ４にはそれぞれアドレス“＊１”〜“
＊３″に時刻τに共通バッファの入力ポート２〜４に入
力されたブロックが１き込まれる。また、出力ポート読
み取り部８１でブロック１０＋から出力ポート先の０３
が読みだされ、これをもとにアドレス記憶部８４に送ら
れたアドレス“２”はアドレス振り分は部８５により出
力ポート０３に対応するＦＩＦＯメモリｆ３に記憶され
る。時刻（τ＋１）には（第３図（Ｃ）参照）空きアド
レスバッファ１０からアドレス“２３″が読み出され、
時刻τの場合と同様にしてＲＡＭメモリｒｉ、ｒ２には
それぞれアドレス″２３″とＭ　２１１にブロック２０
１と１０ｚが書き込まれ、ＦＩＦＯメモリｆ１にアドレ
ス″２３″が記憶される。時刻（τ＋２）には（第３ｆ
ｆｌ（ｄ）参照）空きアドレスバッファ１０からアドレ
ス“５″′が読みだされ、同様にしてＲＡＭメモリｒ１
．ｒ２．ｒ３にはそれぞれアドレス“５Ｈ９“２３”　
　Ｍ　２　Ｈにブロック３０＋　、２０２．１０３が占
き込まれ、ＦＩＦＯメモリ「４にアドレス“５Ｈが記憶
される。時刻（τ＋３）には（第３図（ｅ）参照）空き
アドレスバッファ１０からアドレス“２０″が読みださ
れ、同様にしてＲＡＭメモリｒ１．ｒ２．ｒ３゜ｒ４に
はそれぞれアドレス“２０″　“５″“２３″　“２”
にブロック４０＋　、３０２　。

２０ｇ　、　１０４が占き込まれ、ＦＩＦＯメモリｆ２
にアドレス“２０″が記憶される。以上のようにして人
力セルｉｃｌの全ブロックはＲＡＭメモリｒ１〜ｒ４の
同一アドレスに磨き込まれる。入力セルの無い場合は、
空きアドレスは読み出さｆ１ＲＡＭメモリへの１き込み
を行わない。または、空きアドレスは読み出さｆ１特定
のアドレスをセルの無い場合の１き込みに割り当ててお
き、そのアドレスにセルの無いことを示すデータを占き
込む。または、空きアドレスを読み出し、そのアドレス
にセルの無いことを示すデータを書き込み、そのアドレ
スをアドレス記憶部８４には記憶しないで空きアドレス
バッファｉ　ｏｋ：ｓき込む。

第４図は共通バッファからのブロックの読み出し動作を
説明する図である。読み出し動作に関係の無い結線等は
省略している。

ある時刻τに出力ポートｏ１に出力されるセルが読みだ
されたとする。第４図（ａ）、（ｂ）。

（ｃ）、（ｄ）、（ｅ）はそれぞれ時刻（τ−１）。

τ、（τ＋１）、（τ＋２）、（τ＋３）の状態を示す
。時刻（τ−１）には（第４図（ａ）参照）読み出しア
ドレスレジスタ１２−１〜１２−４に何がしかのアドレ
ス（＊１〜＊４で表す）が保持されている。アドレス記
憶部８４のＦＩＦＯメモリ「１〜「４の先頭にはそれぞ
れアドレス“’２３”“２０”、“２”、′５”が記憶
されているものとする。時刻τには（第４図（ｂ）参照
）ｆ−ＩＦＯメモリｆ１から出力ポートｏ１に出力する
セルが１き込まれているアドレス“２３”がアドレス読
み出し部８６により読みだされ、読み出しアドレスレジ
スタ１２−１に保持され、時刻（τ−１）に読み出しア
ドレスレジスタ１２−１〜１２−３に保持されていたア
ドレスはそれぞれ読み出しアドレスレジスタ１２−２〜
１２−４にシフトされて保持され、読み出しアドレスレ
ジスタ１２−４に保持されていたアドレスは読み出し終
了ということで消滅し、ＲＡＭメモリｒ１のアドレス“
２３″からブロック２０＋　、ｒ２〜ｒ４のそれぞれの
アドレス“＊１″〜“＊３″から共通バッファの出力ポ
ート２〜４に出力されるブロックが読みだされる。また
、アドレス“２３″は空きアドレスとなるため空きアド
レスバッファ１０に記憶される。時刻（τ＋１）にはく
第４図（Ｃ）参照）ＦＩＦＯメモリ「２からアドレス“
２０″が読み出され、時刻τの場合と同様にしてＲＡＭ
メモリｒｉ、ｒ２のそれぞれのアドレス“２０”と２３
”よりブロック４０＋　と２０２が読みだされ、空きア
ドレスバツフ７１０にアドレス“２０Ｈが記憶される。

時刻（τ＋２）　（第４図（ｄ）参照）にはＦＩＦＯメ
モリ「３からアドレス“２″が読みだされ、同様にして
ＲＡＭメモリｒ１゜ｒ２．ｒ３のそれぞれのアドレス″
２″、“２０″“２３″よりブロック１０＋　、４０２
．２０３が読みだされ、空きアドレスパツ７？１０にア
ドレス“２”が記憶される。時刻（τ＋３）　（第４図
（ｅ）参照）にはＦＩＦＯメモリｒ４からアドレス“５
”が読みだされ、同様にしてＲＡＭメモリｒｌ、ｒ２．
ｒ３、ｒ４のそれぞれのアドレス“５″、“２”、′２
０”２３”よりブロック３０＋　、１０２．４０ｇ　、
２０４が読みだされ、空きアドレスバッファ１０にアド
レス“５”が記憶される。以上のようにして出力ポート
０１に出力されるセルＯＣ１を構成する４ブロツク２０
１〜２０４が読みだされる。アドレス記憶部８４にアド
レスの記憶されていないＦＩＦＯメモリが存在する場合
は、ＲＡＭメモリの読みだしを禁止する。または、アド
レスが存在らない場合に読み出す特定のデータを書き込
んだ特定のアドレスを決めておき、そのアドレスからデ
ータを読み出す。

または、そのＦＩＦＯメモリはとばして次のＦＩＦＯメ
モリに書かれているアドレスを読み出す。

以上のようにしてスイッチ動作が行われる。

入力ポート数と出力ポート数が異なる場合は、多い方の
ポート数と同数にブロック分割する。出力ポート数が多
い場合の一例として、入力ポート数２．出力ポート数４
の場合を取り上げる。この場合は、前述の入力ポート数
４．出力ポート数４の場合において、任意の２つの入力
ポートからの入力が常に無い場合と等価であり、実際に
はその２つの入力ポートが存在せず、そのポートに関す
る回路も無いものと考えればよい。

入力ポート数が多い場合の一例として、入力ポート数４
．出力ポート数２の場合を取り上げる。

この場合は、前述の入力ポート数４．出力ポート数４の
場合において、アドレス記憶部８４のＦＩＦＯメモリの
内任意の２つのＦＩＦＯメモリに常にアドレスが記憶さ
れておらず、前述したようにそのＦ（ＦＯメモリをとば
して次のＦＩＦＯメモリからアドレスを読み出す場合と
等価であり、実際には２つに相当するＦＩＦＯメモリお
よびそれらに対応する出力ポートが存在せず、そのＦＩ
ＦＯメモリおよび出力ポートに関する回路も無いものと
考えればよい。

以下にアドレス誤りの検出および誤りアドレスを使用禁
止にする方法を説明する。

−例として、共通バッノ？８２を構成するＲＡＭメモリ
のアドレスが０〜３１の場合を示す。この場合、アドレ
ス数は３２であるから５ビツトでアドレスを表現する。

アドレス記憶場所を示す識別ＩＦを記憶する対応＆！憶
部１３は５ビツトで表現できるアドレス全てを有するＲ
ＡＭメモリで構成する。すなわち、ここでは０〜３１の
アドレスを有するＲＡＭメモリで構成する。したがって
、アドレスに誤りが生じて異なるアドレスに変化しても
やはりそのアドレスは対応記憶部１３のアドレスに含ま
れるため誤り検出が可能である。

−例として、アドレスが空きアドレスバッファ１０に記
憶されている場合は“００００”　、Ｆ　Ｉ　Ｆ　Ｏメ
モリ「１〜ｆ４に記憶されている場合はそれぞれ“００
０１“°　００１０”９　“ｏｉｏｏ”　　”“１００
０”をアドレス記憶場所を示す識別子とする。ｒｔｉ述
のスイッチ動作中、共通バッファ８２を構成するＲＡＭ
メＥりのあるアドレス“ａ”を空きアドレスバツフア１
０またはＦＩＦＯメモリｆ１〜ｆ４に書き込む場合には
対応記憶部１３のアドレス“ａ″に前記アドレスＥｍｊ
ｉＡ所を示す識別子を記憶する。

空きアドレスバッファ１０またはＦＩＦＯメモリｆ１〜
ｆ４からあるアドレス“ｂ”を読み出した場合には対応
記憶部１３のアドレス“ｂ　ＩＩに記憶されているアド
レス記憶場所を示す識別子を読み出し、実際にその識別
子が示す場所から読みだされたかどうかをアドレス誤り
検査部１４で検査し、一致していれば正常と判断して、
そのアドレスに濁する前述のスイッチ動作を継続して行
う。一致していない場合は、アドレスかあるいは対応記
憶部１３に誤りがあると判断して、そのアドレスに関す
る動作を行わない。また、そのアドレスは、空きアドレ
スバツフ？１０あるいはＦＩＦＯメモリｆ１〜ｆ４のい
ずれにも占き込まないで廃棄し、使用禁止にする。

前述の誤り検出方法において、誤ったアドレスと同じ正
常なアドレスが同一場所に管理されている場合は誤り検
出ができない。しかしながら、アドレスは異なるＦＩＦ
Ｏメモリ間を巡回しており、同−ＦＩＦＯメモリに管理
され続ける確率はきわめて小さいため、永久に誤り検出
ができない確率はほぼＯである。

前記共通バッファ８２の０〜３１のアドレスを６ピツト
以上で表現する場合は、対応記憶部１３のアドレスのう
ち共通バッファ８２のアドレスＯ〜３１に対応するアド
レス以外のアドレスには場所を示す識別子以外のデータ
を用いてそのアドレスが存在しえないことを予め占き込
んでおく。

前記対応記憶部１３は、共通バッファ８２のＲＡＭメモ
リにブロック記憶領域と管理場所の識別ｆの記憶領域を
設けることにより１つのメモリで実現することもできる
。

第５図により上記誤り検出の方法を更に具体的に説明す
る。誤り検出に関係の無い結線等は省略しである。第５
図に示すようにアドレスが記憶されており、対応記憶部
１３にその状態が記憶されているとする。空きアドレス
バツノ？１０からアドレス“３”が読みだされた場合、
対応記憶部１３のアドレス“３”には記憶場所を示す識
別子として“ｏｏｏｏ”が記憶されており、この識別子
は空きアドレスバッファ１０を示しているから正常であ
るので、動作を継続し、例えばアドレス“３°′を出力
に対応するＦＩＦＯメモリ「２に記憶し、対応記憶部１
３のアドレス“３′°の位置に新しい記憶場所として”
０（１１＜１”を占き込む。また、Ｆ［ＦＯメモリｆ３
からアドレス“６″が読みだされた場合、対応記憶部１
３のアドレス“６″には記Ｉ！場所として“０００１　
”が記憶されており、この識別ｆはＦＩＦＯメモリｆ１
を示しているから実際に読みだしを行ったＦＩＦＯメモ
リｒ３とは異なるので誤りがあると判断し、アドレス“
６”に関する動作は中止し、アドレス“６ｎ自体もどこ
にも書き込まず廃棄する。具体的には、読出しアビレス
レジスタ１２−１に対する格納タイミング信号及び、Ｆ
ＩＦＯＩＯに対する書込みタイミング信号をｖＩｌｌｌ
することにより、アドレス“６”を読出しアドレスレジ
スタ１２−１．’ＦＩＦＯ１０に格納しないようにする
。また、上記ＦＩＦＯＩＯからのアドレス“３”がかり
に誤っていた場合には、上記と同様タイミング信号の制
御により古き込みアドレスレジスタ１１−１及びアドレ
ス振り分は部８５へのアドレス格納が禁止される。

上述のスイッチにおいて同一出力ポートへのセルの出力
順序に優先制御を容易に付加できる。すなわち、優先！
１Ｊｔｌｌｌを行う出力ポートに対応するＦＩＦＯメモ
リを優先度に応じて個別に設け、アドレスを書き込む場
合にアドレス振り分は部８５において宛先出力ポートと
優先度の両方に対するＦＩＦＯメモリに１き込み、アド
レスを読み出す場合はある出力ポートに関してアドレス
が書き込まれている優先度の最も大きなＦＩＦＯメモリ
からアドレスを読み出すようにすれば実現できる。

また、上述のスイッチにおいて１つのセルを全出力ポー
トに出力する放送形式のスイッチも容易に実現できる。

すなわち、全出力ポートに出力するセルのアドレスを読
み出す場合はＦＩＦＯメモリの読み出しポインタをその
アドレスが１き込まれている位置に固定し、アドレス読
み出し部８６も読み出しＦＩＦＯメモリをそのアドレス
が書ぎ込まれているＦＩＦＯメモリに本来−巡する問固
定すれば全出力ポートに対して同一アドレスからセルが
読みだされるため、放送形式のスイッチが容易に実現で
きる。

第６図は、本発明の第二実施例である共通バッファ型ス
イッチを説明する図である。

入力ポート数と出力ポート数はそれぞれ任意の数でよい
。ここでは−例として、入力ポート数２゜出力ポート数
２の場合を示す。入力セルは入力ボ−ト数と出力ポート
数の和の数にブロック分割される。したがってここでは
４分割される。符号５０−１〜５０−４はＲＡＭメモリ
ｒ　１−ｒ　４にアドレスを与えるアドレスレジスタを
示す。

ブロック分謂部８０において入力セルｉｃｌに対してｉ
Ｃ２は１又は２又は３ブロック分の遅延が与えられ、か
つ、各セルの第１．第２．第３゜第４ブロツクはそれぞ
れブロック分割部８０の出力ポート１．２，３．４に出
力される。遅延量は、全ての入力ポートから同時刻に入
力されるセルの第１ブロツクが１セル時虞内に入ってい
ればよい。

ここでは、遅延口を２ブロック分としている。

ｉＣ２を取り上げると、ｉｃｌの第１のブロック１０＋
＄Ｉｉ刻ｔｕに出力されるのでそれより２ブロック分遅
れて、第１ブロツク２０１は時ＩｊＪ　ｔ　＋ｔにブロ
ック分割部８０の出力ポート１に、第２ブロツク２０２
は時刻ｔｏに出力ポート２に、第３ブロツク２０３は時
刻ｔＨに出力ポート３に、第４ブロツク２０４は時Ｍｔ
ｈに出力ポート４に出力される。

第７図は共通バッファへのブロックの書き込み、および
共通バッファからのブロックの読み出し動作を説明する
図である。動作に関係の無い結線等は省略している。

ある時刻τに入力セルｉｃ１の第１ブロツク１０１が共
通バッファに書き込まれるとする。また、ｉｃｌ、ｉｃ
２はそれぞれ出力ポートｏ２゜０１に出力されるものと
する。第７図（ａ）。

（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ’）はそれぞれ
時刻（τ−１）、τ９　（τ＋１）、（τ］２）。

（τ＋３）、（τ＋４）の状態を示す。空きアドレスバ
ッファ１０には先頭から２”、”２３”“５パ・・・の
空きアドレスが記憶されている。また、アドレス記憶部
８４のＦＩＦＯメモリｆ１．ｆ２の先頭にはそれぞれア
ドレス“２０”′１”が記憶されており、ＲＡＭメモリ
ｒ１〜ｒ４のアドレス“２０”と“１”にはそれぞれブ
ロック１１１〜１１４と２１１〜２１４が記憶されてい
る。時ＩＪ（τ−１）には（第７図Ｃａ）参照）アドレ
スレジスタ５０−１〜５０−４に何がしかのアドレス（
＊１〜＊４で表す）が保持されている。時刻τには（第
７ｆｆｌ（ｂ）参照）空きアドレスバッファ１０がら空
きアドレス“２”が読みだされ、アドレスレジスタ５０
−１に保持され、時刻（τ−１）にアドレスレジスタ５
０−１〜５０−３に保持されていたアドレスはそれぞれ
アドレスレジスタ５０−２〜５０−４にシフトされて保
持され、アドレスレジスタ５０−４に保持されていたア
ドレスは消滅し、ＲＡＭメモリｒ１のアドレス“２″に
ブロック１０＋　、ＲＡＭメモリｒ３のアドレス“＊２
”に時刻τに共通バッファの入力ポート３に入力された
ブロックが書き込まれる。また、出力ポート読み取り部
８１でブロック１０１から出力ポート先の０２が読みだ
され、これをもとにアドレス記憶部８４に送られたアド
レス“２″はアドレス振り分けＷ２Ｂ５により出力ポー
トｏ２に対応するＦＩＦＯメモリｆ２に記憶される。ま
た、ＲＡＭメモリｒ２．ｒ４のアドレス“＊１”“＊３
”から共通バッファの出力ポート２，４に出力されるブ
ロックが読みだされる。時刻くτ十１）には（第７図（
Ｃ）参照）ＦＩＦＯメモリ「１から出力ポート０１に出
力するセルが古き込まれているアドレス“２０″がアド
レス読み出しｉ”！＄８６により読みだされ、アドレス
レジスタ５０１に保持され、時刻τにアドレスレジスタ
５〇−１〜５０−３に保持されていたアドレス“２″“
＊１″、′＊２″′はそれぞれアドレスレジスタ５０−
２〜５０−４にシフトされて保持され、アドレスレジス
タ５０−４に保持されていたアドレス“＊３”は消滅し
、ＲＡ　Ｍメモリｒ１のアドレス“２０″からブロック
１１＋、ｒ３のアドレス“＊１”から共通バッファの出
力ポート３に出力されるブロックが読みだされる。また
、アドレス″２０”は空きアドレスとなるため空きアド
レスバッファ１０に記憶される。また、ＲＡＭメモリｒ
２のアドレス“２″にブ０　’／り１０２．ｒ４のアド
レス“＊２″に時刻（τ＋１）に共通バッファの人力ポ
ート４に人力されたブロックが古き込まれる。時刻（τ
＋２）には空きアドレスバッファ１０がら空きアドレス
“２３″が読みだされ、アドレスレジスタ５０−１に保
持され、時刻（τ十１）にアドレスレジスタ５０−１〜
５０−３に保持されていたアドレスはそれぞれぞれアド
レスレジスタ５ｏ−２〜５０−４にシフトされて保持さ
れ、アドレスレジスタ５０−４に保持されていたアドレ
スは消滅し、ＲＡＭメモリｒ１のアドレス“２３”にブ
ロック２０＋　、ＲＡＭメモリｒ３のアドレス″２″に
ブロック１０３が書き込まれる。また、出力ポート読み
取り部８１でブロック２０１から出力ポート先の０１が
読みだされ、これをもとにアドレス記憶部８４に送られ
たアドレス“２３″はアドレス振り分は部８５により出
力ポート０１に対応するＦＩＦＯメモリｆ１に記憶され
る。また、ＲＡＭメモリｒ２のアドレス“２０″からブ
ｏ”７り１１ｚ、ｒ４のアドレス“＊１”から共通バッ
ファの出力ポート４に出力されるブロックが読みだされ
る。時刻（τ＋３）にはＦＩＦＯメモリｆ２から出力ポ
ート０２に出力するセルが占き込まれているアドレス“
１″がアドレス読み出し部８６により読みだされ、アド
レスレジスタ５０−１に保持され、時刻（τ＋２）にア
ドレスレジスタ５０−１〜５０−３に保持されていたア
ドレス“２３″　“２０パ２”はそれぞれアドレスレジ
スタ５０−２〜５０−４にシフトされて保持され、アド
レスレジスタ５０４に保持されていたアドレス“＊１”
は消滅し、ＲＡＭメモリｒ１のアドレス“１パからブロ
ック２１＋、ｒ３のアドレス“２０″からブロック１１
３が読みだされる。また、アドレス“１″は空きアドレ
スとなるため空きアドレスバツフ７１０に記憶される。

また、ＲＡＭメモリｒ２のアドレス“２３”にブロック
２０ｚ、ｒ４のアドレス“２″′にブロック１０４が書
き込まれる。時刻１（τ＋４）には空きアドレスバッフ
ァ１０がら空きアドレス“５ｎが読みだされ、アドレス
レジスタ５０−１に保持され、時刻（τ＋３）にアドレ
スレジスタ５０−１〜５０−３に保持されていたアドレ
スはそれぞれアドレスレジスタ５０−２〜５０−４にシ
フトされて保持され、アドレスレジスタ５０−４に保持
されていたアドレスは消滅し、ＲＡＭメモリｒ１のアド
レス″５”に時刻（τ＋４）に共通バッフ７８４の入力
ポート１に入力されたプロッタ、ＲＡＭメモリｒ３のア
ドレス“２３″にブロック２０３が占き込まれる。また
、出力ポート読み取り部８１でｒｌに書き込んだブロッ
クから出力ポート先が読みだされ、これをもとにアドレ
ス記憶部８４に送られたアドレス“５″はアドレス振り
分は部８５により出力ポートに対応するＦＩＦＯメモリ
に記憶される。また、ＲＡＭメモリｒ２のアドレス“１
″からブロック２１２が、ｒ４のアドレス“２０”から
ブロック１１４が読みだされる。以上のようにして入力
セルｉｃｌを構成するブロック１０１〜１０４が１き込
まれ、出力セルを構成するブロック１１１〜１１４が読
みだされる。このようにして４ブロック時間の内２ブロ
ック時間は書き込みアドレスを与え、２ブロック時圏は
読み出しアドレスを与えて共通バッファの書き込み・読
みだしを行う。ここでは、入力ヒルｉｃ２をｉｃｌに対
して２ブロック分遅延させたため書き込みと読みだしの
アドレスを交互に与えたが、遅延の与え方に応じて４ブ
ロック時固の内に２回ずつ畠き込みあるいは読み出しア
ドレスを与えれば順番は任意でよい。

人力ポート数と出力ポート数が異なる場合は、前記第一
実施例で説明したのと同様にして実現できる。

アドレスの誤り検出およびアドレスを使用禁止にする方
法は、前記第一実施例においてＦＩＦＯメモリ数をｆｌ
とｆ２の２つにした場合と同様である。

本第二実施例においても前記第一実施例と同様にして優
先ｔＵａおよび放送形式のスイッチを容易に実現できる
。

本発明の第三実施例は前記第一実施例および第二実施例
において誤り検出によりあるアドレスを使用禁止といし
て廃棄したために欠落したアドレスを修復する機能を付
加したものである。スイッチ動作および誤り検出を行う
部分は第２図あるいは第５図および第６図と同じなので
、アドレス修復部に関する部分のみを第８図に示す。−
例として、共通バッファ８２を構成するＲＡＭメモリの
アドレスがＯ〜３１の場合（第８図においてｎ＝３１の
場合）を示す。７０はアドレスが存在しているかどうか
をチエツクするアドレストチエツク記憶部、７１は誤り
アドレス数を計数する誤り計数部、７２はアドレスチエ
ツク記憶部７０を検査し、欠落したアドレスを修復する
アドレス修復部を示す。共通バッファ８２を構成するＲ
ＡＭメモリのアドレスは０〜３１であるから、アドレス
チエツク記憶部７０はＯ〜３１のアドレスを持つＲＡＭ
メモリで構成する。

誤り計数部７１は誤りアドレスが存在しない場合“０″
である。誤りが生じると、そのたびに１ずつカウントア
ツプする。誤り譜数部７１の値が１以上になった時点で
アドレスチエツク記憶部７０のＲＡＭメモリの全アドレ
スのデータを“ＯＨにする。その後、空きアドレスバッ
ファ１０あるいはＦＩＦＯメモリ「１〜ｆ４からアドレ
スを読みだした場合にはアドレスチエツク記憶部７０の
ＲＡＭメモリのそのアドレスにアドレスが存在した印と
して、Ｍｉｌｌを占き込む。あらかじめ定めた時間経過
したのち、アドレス修復部７２によりアドレスチエツク
記憶部７０のＲＡＭメモリの全アドレスのデータをチエ
ツクし、“Ｏ″”の数と０”が記憶されていたアドレス
を検査する。その結果、“０″の数が誤り計数部７１の
値と等しい場合には、“０″が記憶されていたアドレス
が欠落したアドレスと′ｐＩ断して空きアドレスバッフ
ァ１０に占き込むことによりアドレスを修復し、誤り計
数ｔ５７１の値を０にする。“０“′の数が誤り計数部
７１の値より小さい場合にｔよ、アドレスバッファを終
了したアドレスがその後に誤った場合なので、０″が記
憶されていたアドレスを空きアドレスバッファ１０に記
憶することによりアドレスを修復し、誤り胴数部７１の
値から修復したアドレス数を減算し、再度アドレスチエ
ツク記憶部７０の全アドレスのデータを″ＯＨにして前
述の処理を行うことにより残りの欠落アドレスをｖｉ復
する。“０″の数が誤り泪数部７１の値により大きい場
合には、存在しているアドレスがまだ全てチエツクされ
ていないので、引続きチエツクを行い、ある時間経過し
た後同様の処理を行う。

′Ｏ”の数が誤り計数部７１の値より大きい場合にはカ
ウンタの誤り等により永久に“０”の数が誤り計数部７
１の値より大きく、アドレス修復が行われない可能性が
ある。したがって、前記室められたアドレスチエツク時
間に比べて十分長い時間経過した後も“０″の数が誤り
５１数部７１の値より大きい場合には一旦“０”が記憶
されていたアドレスをすべて空き？ドレスバッファ１０
に書き込み、誤りのない状態と同じ状態にする機能を設
けてもよい。この場合、修復したアドレスの中に誤りア
ドレスが含まれている可能性があるが、その誤りは前述
の方法で検出されるので問題無い。

上記実施例では、特に入力ポート間でセルの位相をずら
し、セルをブロックに分割し、ブロック毎に異なるＲＡ
Ｍメモリに記憶するため、共通バッファメモリの動作速
度を人力ポートの速度以下にすることが可能となる。

〔発明の効果〕

以上説明してきたように、本発明によれば、共通バッフ
ァの未使用アドレス及び使用アドレスを夫々未使用アド
レス管理手段と使用アドレス管理１段とのｅｌで巡回し
て管理することにより、完全な共通バッファが維持され
、必要最小限の共通バッノ？壜でスイッチが実現できる
と共にアドレスに誤りが生じた場合もその誤り１つのみ
で波及しない。そして、アドレスの誤りを検出して、そ
の誤りアドレスを使用禁止にするようにしたため、誤り
がｉｔ＞してしまうことが防止される。

また、セル自体は共通バッファに記憶され、その１Ｎ１
１はセルを記憶しているアドレスによって行なっている
ため、放送形式のスイッチ等が容易に実現できる。

更に、誤りアドレスを修復するようにしたため、使用禁
止によって使用可能メ七り吊が減少することを防止でき
る。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の第一実施例を示す図、第３図は本発明
の第一実施例におけるセルの書き込み動作を説明する図
、 第４図は本発明の第一実施例におけるセルの読み出し動
作を説明する図、 第５図は本発明の第一実施例にお【プるアドレスの誤り
を検出する方法を説明する図、 第６図は本発明の第二実施例を示す図、第７図は本発明
の第二実施例におけるセルの古き込み・読み出し動作を
説明する図、 第８図は本発明の第三実施例を示す図、第９図は従来の
共通バッファ型スイッチの第−例を示す図、 第１０図は従来の共通バッファ型スイッチの第−例にお
けるブロック分割部を示す図、第１１図は従来の共通バ
ッファ型スイッチの第−例におけるブロック結合部を示
す図、第１２図は従来の共通バッファ型スイッチの第二
例を示す図である。 １・・・入力ポート、２・・・出力ポート、３・・・共
通バッファ、４・・・未使用アドレス管理手段、５・・
・使用アドレス管理手段、６・・・識別子記憶手段、７
・・・アドレス誤り検出手段、８・・・アドレス廃棄手
段、９・・・アドレス修復手段、７０・・・空きアドレ
スパンツ？、１１−１〜１１−４・・・占き込みアドレ
スレジスタ、１２−１〜１２−４・・・読み出しアドレ
スレジスタ、１３・・・対応記憶部、１４・・・アドレ
ス誤り検査部、５０−１〜５０−４・・・アドレスレジ
スタ、７０・・・アドレスチエツク記憶部、７１・・・
誤り田数部、７２・・・アドレス修復部、８０・・・ブ
ロック分割部、８１・・・出力ポート読み取り部、８２
・・・共通バッファ、８３・・・書き込みアドレス制御
部、８４・・・アドレス記憶部、８５・・・アドレス振
り割り部、８６・・・アドレス読み出し部、８７−１〜
８７−３・・・アドレス加算部、８８・・・ブロック結
合部、９０−１〜９０−３・・・遅延回路、９１・・・
バレルシフタ、１０−１〜１０−３・・・遅延回路、１
１０・・・入力選択品、１１１・・・アドレスチェーン
記憶部、１１２・・・共通セルバッファ耶、１１３・・
・出力選択品、１１４・・・濃き込みアドレス保持部、
１１５・・・読み出しアドレス保持部、１１６・・・空
きアドレスバッファ、１１〜ｉ４・・・入力ポート１〜
４．０１〜０４・・・出力ポート１〜４、ｉｃｌ〜ｉｃ
４・・・入力ポートド〜４から同時刻に入力させるセル
、ｔｂ１〜ｉｂ４・・・入力セルを構成する第１〜第４
ブロツクの集合、ＯＣ１〜ｏｃ４・・・出力ポート１〜
４に同時刻に出力されるセル、ｏｂｌ〜ｏｂ４・・・出
力セルを構成する第１〜第４ブロツクの集合、ｒ１〜ｒ
４・・・共通バッファを構成するＲＡＭメモリ、ｆ　１
−ｆ　４・・・アドレス記憶部を構成するＦＩＦＯメモ
リ、ｗｐｌ〜ｗｐ４・・・書き込みアドレスポインタ、
ｒｐｌ〜ｒｐ４・・・読み出しアドレスポインタ。 本発明の原理構成図 第１図（ａ） 誤ジ検出及び修復の各回路構成を示す図第８図 バレルシフタの作動状態を示す図 ９１ ブロック結合部の構成を示す図 第１１ 図 １ｂ 従来の共通バッファ型スイッチの他の一例を示す図第１
２図

Claims (2)

【特許請求の範囲】
1. （１）入力ポートと出力ポートと共通バッファとを備え
   ると共に、入力ポートから入力されるセルを記憶すべき
   共通バッファの未使用アドレスを管理する未使用アドレ
   ス管理手段と、セルの記憶された共通バッファの使用ア
   ドレスを管理する使用アドレス管理手段とを備え、 未使用アドレス管理手段から与えられる共通バッファの
   未使用アドレスに入力ポートから入力されるセルを記憶
   し、使用アドレス管理手段から与えられる共通バッファ
   の使用アドレスからセルを読出して所定の出力ポートに
   供給することにより、入出力ポート間でのスイッチ動作
   を行なう共通バッファ型スイッチにおいて、上記未使用
   アドレス管理手段が、入力ポートから入力されるセルに
   対して共通バッファの未使用アドレスを共通に管理する
   ものとなると共に、 上記使用アドレス管理手段が、共通バッファの使用アド
   レスをそのアドレスに記憶されているセルの出力すべき
   態様に応じて管理するものとなり、 共通バッファの各アドレスについて、そのアドレスが管
   理される手段を示す識別子を記憶する識別子記憶手段と
   、 共通バッファのアクセスに際し、そのアドレスを実際に
   管理している手段と識別子記憶手段内の当該アドレスに
   対応した識別子との比較によりアドレスの誤りを検出す
   るアドレス誤り検出手段と、 アドレス誤り検出手段が、アドレスの誤りを検出したと
   きに、その誤りアドレスの使用を禁止するアドレス廃棄
   手段とを備えたことを特徴とする共通バッファ型スイッ
   チ。
2. （２）請求項１記載の共通バッファ型スイッチにおいて
   、 アドレス廃棄手段での使用禁止により欠落したアドレス
   について誤り前の正常なアドレスを検索し、復元するア
   ドレス修復手段を備えたことを特徴とする共通バッファ
   型スイッチ。