JPH03123948A

JPH03123948A - キャッシュ・メモリ

Info

Publication number: JPH03123948A
Application number: JP1261301A
Authority: JP
Inventors: Takashi Horikawa; 隆堀川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-10-06
Filing date: 1989-10-06
Publication date: 1991-05-27
Anticipated expiration: 2010-10-11
Also published as: JPH0795310B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はキャッシュ・メモリに関する。

〔従来の技術〕

［キャッシュ゛メモリＪ　　（Ｃａｃｈｅ　Ｍｅｍｏｒ
ｉｅｓ　：ＡＣｈｌ　　Ｃｏｍｐｕｔｉｎｇ　５ｕｒｖ
ｅｙｓ、ｖｏｌ、］４．ｎｏ３，１９８２．ｐｐ、４７
３５３０）に示されるように、記憶階層を備えた情報処
理装置では、主記憶をある大きさのブロックを単位とし
て分割し、これらのブロックの一部を高速にアクセスで
きるキャッシュ・メモリにコピーしておくことにより、
プロセッサから要求されたデータがキャッシュ・メモリ
内に存在するときに、これをプロセッサに高速に渡すこ
とで、プロセッサからみたアクセス速度を向上させてい
る。このブロックの大きさく以下、ブロック・サイズ）
は一般に２つのべき乗にとられる。

キャッシュ・メモリには、主記憶にあるブロック（以下
、主記憶ブロック）が保持するデータのコピーと、主記
憶においてこのブロックが存在する位置を示すアドレス
・タグが記録される。キャッシュ・メモリ内のデータ・
メモリは主記憶ブロックに保持されているデータのコピ
ーを記録する部分であり、ディレクトリはアドレス・タ
グを記録する部分である。１つのアドレス・タグに対応
するフロックが主記憶とキャッシュ・メモリとの間での
マツピングの単位となる。

キャッシュ・メモリはプロセッサからデータのアクセス
要求があると、プロセッサが出力するアドレスがディレ
クトリ内に存在するかどうかを調べることにより、要求
されたデータがキャッシュ・メモリ内に存在するかどう
かを判定する。その結果、要求されたデータがキャッシ
ュに存在する場合（以下、ヒツト）には、キャッシュの
データメモリからプロセッサにデータが渡される。要求
されたデータがキャッシュに存在しない場合（以下、ミ
ス・ヒツト）には、当該データを保持している主記憶ブ
ロックをアクセスして、このデータをプロセッサに渡す
とともにキャッシュのデータ・メモリにコピーする。ま
た、このときに、プロセッサが出力しているアドレスの
値が、対応するディレクトリに記録され、ミス・ヒツト
の処理が完了する。

主記憶ブロックとキャッシュ・メモリのブロック間での
マツピングの方式にはフル・アソシアティブ方式、セッ
ト・アソシアティブ方式、ダイレクト・マツプ方式かあ
る。フル・アソシアティブ方式は、任意の主記憶ブロッ
クをキャッシュ・メモリの任意とブロックにマツピング
できる方式である。ダイレクト・マツプ方式では、主記
憶ブロックが存在するアドレスによりマツピングされる
キャッシュ・メモリのブロックが一意に決定される方式
である。セット・アソシアティブ方式では、キャッシュ
・メモリのブロックの幾つかのグループに分けておき、
主記憶ブロックが存在するアドレスにより決定されるグ
ループ番号（セット番号）をもつキャッシュ・メモリの
ブロックの内で任意のブロックにマツピングできる方式
である。

このように、フル・アソシアティブ方式、または、セッ
ト・アソシアティブ方式のキャッシュ・メモリでは、１
つの主記憶ブロックにマツピング可能なキャッシュ・メ
モリのブロックが複数存在する。そこで、キャッシュ・
メモリ内部では、これらのブロックを識別するためにエ
ン）・す・アドレスを用いて、データ・メモリやディレ
クトリをアクセスしている。

〔発明が解決しようとする課題〕

キャッシュ・メモリ全体が超高集積回路（ＬＳＩチップ
）として実現されるようになると、キャッシュ・メモリ
のディレクトリに保持されているアドレス・タグの内容
およびデータ・メモリに保持されているデータの内容を
外部回路で利用することができないという問題点があっ
た。

〔課題を解決するための手段〕

本発明のキャッシュ・メモリは、前記の問題点を解決す
るため、本来はキャッシュ内部でのみ使われるエントリ
・アドレスを、ＬＳＩチップ外部に出力するためのエン
トリ・アドレス出力端子を設け、キャツシュヒツトであ
ればヒツトしたエントリのアドレス、キャッシュミスで
あれば置き換え対象エントリのアドレスをエントリ・ア
ドレス出力端子に出力することを特徴とする。

〔作用〕

プロセッサがアクセスを行なったとき、キヤ・ソシュ・
ヒツトであればヒツトしたエントリのアドレス、キャッ
シュ・ミスであれば置き換え対象エントリのアドレスを
、エントリ・アドレス出力端子に出力する。これにより
、キャッシュ・メモリ・チップ外部に付加する回路では
、このエントリアドレスを利用し、キャッシュ・ヒット
時には外部ディレクトリおよび外部データ・メモリをア
クセスし、キャッシュ・ミス時には外部には外部ディレ
クトリおよび外部データ・メモリの内容を更新すること
で、本来は、チップ内部でのみ保持されているディレク
トリおよびデータ・メモリの内容と同一内容を外部回路
において利用することかできる。

〔実施例〕

第１図に、本発明によるキャッシュ・メモリを利用した
キャッシュ・メモリ・システムの構成、第２図に、本発
明によるキャッシュ・メモリの構成、第３図に、プロセ
ッサがアクセス時に出力するアドレスの内容を示す。こ
のアドレスは、最下位ビットより順に、ブロック内アド
レス１６　セット・アドレス１４およびアドレスニータ
グ１５に分けられる。これらのアドレスのビットと数は
、ブロック・サイスやセット数に依存する。

まず、第２図に示すキャッシュ・メモリ３の動作を示す
。プロセッサがアクセス・アドレスを出力してキャッシ
ュ・メモリ３をアクセスしたときのキャッシュ・メモリ
動作は以下の通りである。

ます、アクセス・アドレス内のセット・アドレス１４に
よりデイレクトリフかアクセスされ、エントリ数分のア
ドレス・タグがデイレクトリフから出力される。比較部
９では、これら複数のアドレス・タグと、アクセス・ア
ドレス内のアドレス・タグ１５とを比較する。その結果
、一致するタグがあったときには、キャッシュ・ヒット
であり、プロセッサの要求しているデータはキャッシュ
・メモリ３内に存在している。そこで、アクセス・アド
レス内のセット・アドレス１４と比較部９の出力するエ
ントリ・アドレス１８によりデータ・メモリ２をアクセ
スしてプロセッサの要求しているデータをプロセッサに
渡す。このエントリ・アドレス１８は、エントリ・アド
レス出力端子４を通してキャッシュ・メモリ３の外部に
出力される。

比較部９による比較操作の結果、デイレクトリフから出
力される複数のアドレス・タグに、アクセス・アドレス
内のアドレス・タグ１５と一致するものがなかったとき
には、キャッシュ・ミスであり、プロセッサの要求して
いるデータはキャッシュ・メモリ３内に存在していない
。このときには、置き換え対象となるエントリのアドレ
スを比較部９より出力するとともに、アクセス・アドレ
スにより主記憶ブロックをアクセスしてプロセッサの要
求しているデータを得て、これをプロセッサに渡す。

また、デイレクトリフおよびデータ・メモリ内において
、比較部９より出力されるエンドす・アドレス１８とア
クセス・アドレス内のセラ１へ・アドレス１４により指
定される位置に、アクセスアドレス内のアドレス・タグ
１５と、主記憶ブロックの内容を書き込むことで、キャ
ッシュ・ミス時におけるキャッシュ・メモリ内容の更新
は完了する。キャッシュ・ミス時には、置き換え対象と
なるエントリのアドレスがエントリ・アドレス出力端子
４を通してキャッシュ・メモリ外部に出力される。

第１図に示すキャッシュ・メモリ・システムは、第２図
のキャッシュ・メモリ・チップに外部ディレクトリ７お
よび外部データ・メモリ８を付加したシステムである。

この動作は以下の通りである。

キャッシュ・ミス時において、置き換え対象となるキャ
ッシュ内ブロックのアドレスのうち、エントリのアドレ
スはエントリ・アドレス出力端子４に出力されており、
セット番号は、アクセス・アドレス内のセット・アドレ
スにより示される。

そこで、これらのアドレスにより示される外部デイレク
トリフおよび外部データ・メモリ８内のブロックに、主
記憶をアクセスするときのアドレスと得られた主記憶ブ
ロックの内容を記憶する。この操作により、キャッシュ
・メモ今内部のディレクトリおよびデータ・メモリ内部
のコピーが外部デイレクトリフおよび外部データ・メモ
リ８に保持される。

キャッシュ・ヒット時には、プロセッサの要求するデー
タの存在するキャッシュ内ブロックのアドレスのうち、
エントリのアドレスはエントリ・アドレス出力端子４に
出力されており、セット番号は、アクセス・アドレス内
のセット・アドレス】４により示される。そこで、これ
らのアドレスにより示される外部デイレクトリフおよび
外部データ・メモリ８をアクセスして、プロセッサか行
なったアクセスのアドレスとデータを外部回路で利用で
きる。

以上、説明した通り、本発明の主旨は、超高集積回路チ
ップとして実現されたキャッシュ・メモリから、アクセ
ス対象となっているブロックのエントリ・アドレスを出
力することにより、キャッシュ・メモリ・チップ内部の
エイレフトリとデータ・メモリの内容と同じデータを外
部回路において保持することを可能にすることである。

従って、本発明には、種々の実施形態が存在することは
明らかである。例えは、本実施例では、外部にデイレク
トリフとデータ・メモリ８の両者を置くものとしたが、
ディレクトリのみ、あるいは、データ・メモリのみを置
くシステムも本発明に含まれる。

また、本実施例では、キャッシュ・ヒット時には、エン
トリ・アドレス出力端子から出力されるエントリ・アド
レスを利用して外部デイレクトリフおよび外部データ・
メモリ８をアクセスしているが、キャッシュ・ヒット時
には外部デイレクトリフおよび外部データ・メモリ８を
アクセスせず、これらに保持された内容を利用するシス
テムも本発明に含まれることは明らかである。

また、本実施例では、プロセッサとキャッシュ・メモリ
は別のブロックのブロックとして説明しているが、両者
が同一チップ上に搭載されている場合にも本発明は適用
可能である。

〔発明の効果〕

本発明によると、キャッシュ・メモリ全体が超高集積回
路（ＬＳ　Ｉチップ）として実現されたキャッシュ・メ
モリ・チップにおいても、キャッシュ・メモリのディレ
クトリに保持されているアドレス・タグの内容およびデ
ータ・メモリに保持されているデータの内容を外部回路
で利用することができる。

【図面の簡単な説明】

第１図は、本発明によるキャッシュ・メモリを利用した
キャッシュ・メモリ・システムの構成を示すブロック図
、第２図は、本発明によるキャッシュ・メモリの構成を
示すブロック図、第３図は、プロセッサがアクセス時に
出力するアドレスの内容を示す図である。１・・・ディレクトリ、２・・データ・メモリ、３・・
・キャッシュ・メモリ、４・・・エントリ・アドレス出
力端子、５・・・プロセッサ、６・・・主記憶、７・・
・外部ディレクトリ、８・・・外部データ・メモリ、９
・・・比較部、１０・・・プロセッサ・データ・バス、
１１・・・プロセッサ・アドレス・バス、１２・・・メ
モリ・アドレス・バス、１３・・・メモリ・データ・バ
ス、１４・・・セット・アドレス、１５・・・アドレス
・タグ、１６・・・ブロック・アドレス、１７・・・ア
クセス・アドレス、１８・・・エントリ・アドレス。

Claims

【特許請求の範囲】

超高集積回路内にディレクトリとデータ・メモリを内蔵
するキャッシュ・メモリにおいて、エントリ・アドレス
出力端子を設け、プロセッサがアクセスを行なったとき
、キャッシュ・ヒットであればヒットしたエントリのア
ドレス、キャッシュ・ミスであれば置き換え対象エント
リのアドレスを、エントリ・アドレス出力端子に出力す
ることを特徴とするキャッシュ・メモリ。