JPH03124174A - モザイク効果装置 - Google Patents
モザイク効果装置Info
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- JPH03124174A JPH03124174A JP1262760A JP26276089A JPH03124174A JP H03124174 A JPH03124174 A JP H03124174A JP 1262760 A JP1262760 A JP 1262760A JP 26276089 A JP26276089 A JP 26276089A JP H03124174 A JPH03124174 A JP H03124174A
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- line memory
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモザイク効果装置の改良に拘わる。
Ｃ発明の概要〕
本発明はモザイク効果装置に関し、デジタル映像信号の
１水平周期分を記憶し得るラインメモリに対する映像信
号の書き込みを、水平周期の複数倍の期間毎に１水平周
期期間ずつ行わせると共に、デジタル映像信号のサンプ
リングクロック信号の複数分の１の周波数のクロック信
号を書き込み及び読み出しクロック信号としてラインメ
モリに供給するようにし、ラインメモリからモザイク化
デジタル映像信号を出力するようにしたことにより、構
成が簡単で、低廉と成ると共に、消費電力が少なくて済
むようにしたものである。
１水平周期分を記憶し得るラインメモリに対する映像信
号の書き込みを、水平周期の複数倍の期間毎に１水平周
期期間ずつ行わせると共に、デジタル映像信号のサンプ
リングクロック信号の複数分の１の周波数のクロック信
号を書き込み及び読み出しクロック信号としてラインメ
モリに供給するようにし、ラインメモリからモザイク化
デジタル映像信号を出力するようにしたことにより、構
成が簡単で、低廉と成ると共に、消費電力が少なくて済
むようにしたものである。
例えば、ｌフィールド分の映像信号が、水平方向にＸ個
、垂直方向に７個、即ち、ＸｘＹ個の画素信号から構成
される場合、このＸＸＹ個の画素信号を、その水平方向
にＸ個（２≦ｘ ＜ Ｘ ） 、垂直方向にｙ個（２≦
ｙ＜ｙ）、即ち、ｘＸｙ個の隣接する画素信号の画素情
報が同じに成るようにするモザイク効果が、知られてい
る。
、垂直方向に７個、即ち、ＸｘＹ個の画素信号から構成
される場合、このＸＸＹ個の画素信号を、その水平方向
にＸ個（２≦ｘ ＜ Ｘ ） 、垂直方向にｙ個（２≦
ｙ＜ｙ）、即ち、ｘＸｙ個の隣接する画素信号の画素情
報が同じに成るようにするモザイク効果が、知られてい
る。
かかるモザイク効果を実現する従来のモザイク効果装置
は、フィールドメモリ（ＲＡＭ）に１フイ一ルド分のデ
ジタル映像信号を書き込み、そのフィールドメモリの水
平方向にＸ個、垂直方向にＹ個、即ち、ＸＸＹ個のアド
レスの内、水平方向にＸ個毎に１個、垂直方向にｙ個毎
に１個の夫々アドレスをアクセスして、そのアドレスに
記憶されている画素信号を読み出すことによって、モザ
イク化デジタル映像信号が得れるようにして構成されて
いる。
は、フィールドメモリ（ＲＡＭ）に１フイ一ルド分のデ
ジタル映像信号を書き込み、そのフィールドメモリの水
平方向にＸ個、垂直方向にＹ個、即ち、ＸＸＹ個のアド
レスの内、水平方向にＸ個毎に１個、垂直方向にｙ個毎
に１個の夫々アドレスをアクセスして、そのアドレスに
記憶されている画素信号を読み出すことによって、モザ
イク化デジタル映像信号が得れるようにして構成されて
いる。
かかる従来のモザイク効果装置は、フィールドメモリ及
びそのアドレスを間引く如くアクセスするアドレスコン
トロール回路を必要とするため、構成が複雑で、高価と
成ると共に、消費電力が大きく成るという欠点があった
。
びそのアドレスを間引く如くアクセスするアドレスコン
トロール回路を必要とするため、構成が複雑で、高価と
成ると共に、消費電力が大きく成るという欠点があった
。
かかる点に鑑み、本発明は、構成が簡単で、低源である
と共に、消費電力が少なくて済むモザイク効果装置を提
案しようとするものである。
と共に、消費電力が少なくて済むモザイク効果装置を提
案しようとするものである。
本発明は、デジタル映像信号の１水平周期分を記憶し得
るラインメモリ（６）と、そのラインメモリ（６）に対
する映像信号の書き込みを、水平周期の複数倍の期間毎
に１水平周期期間ずつ行わせる手段（６，１０，１１，
１２）と、デジタル映像信号のサンプリングクロック信
号の複数分の１の周波数のクロック信号を発生し、その
発生したクロック信号を書き込み及び読み出しクロック
信号としてラインメモリ（６）に供給するクロック発生
回路（１３，１４）とを有し、ラインメモリ（６）から
モザイク化デジタル映像信号を出力するようにしたもの
である。
るラインメモリ（６）と、そのラインメモリ（６）に対
する映像信号の書き込みを、水平周期の複数倍の期間毎
に１水平周期期間ずつ行わせる手段（６，１０，１１，
１２）と、デジタル映像信号のサンプリングクロック信
号の複数分の１の周波数のクロック信号を発生し、その
発生したクロック信号を書き込み及び読み出しクロック
信号としてラインメモリ（６）に供給するクロック発生
回路（１３，１４）とを有し、ラインメモリ（６）から
モザイク化デジタル映像信号を出力するようにしたもの
である。
かかる本発明によれば、ラインメモリ（６）に対するデ
ジタル映像信号の書き込みを、水平周期の複数倍の期間
毎に１水平周期期間ずつ行わせることによって、映像信
号の垂直方向のモザイク化が行われ、デジタル映像信号
のサンプリングクロック信号の複数分の１の周波数のク
ロック信号を、書き込み及び読み出しクロック信号とし
て、ラインメモリ（６）に供給することによって、デジ
タル映像信号の水平方向のモザイク化が行われる。
ジタル映像信号の書き込みを、水平周期の複数倍の期間
毎に１水平周期期間ずつ行わせることによって、映像信
号の垂直方向のモザイク化が行われ、デジタル映像信号
のサンプリングクロック信号の複数分の１の周波数のク
ロック信号を、書き込み及び読み出しクロック信号とし
て、ラインメモリ（６）に供給することによって、デジ
タル映像信号の水平方向のモザイク化が行われる。
以下に、図面を参照して、本発明の実施例を詳細に説明
する。第１図は本発明の実施例の全体の構成を示し、第
２図及び第４図は夫々その一部の具体構成を示し、第３
図は第２図の動作説明に供する真理値表を示す。
する。第１図は本発明の実施例の全体の構成を示し、第
２図及び第４図は夫々その一部の具体構成を示し、第３
図は第２図の動作説明に供する真理値表を示す。
第１図において、入力端子（１）からの映像信号は、Ａ
／Ｄ変換回路（５）に供給されて、入力端子（２）から
のクロック信号（サンプリングクロック信号） （その
周波数は、例えば１３．５ＭＨｚ）Ｃにを用いてＤ／Ａ
変換され、これより得られたデジタル映像信号は、ＩＨ
（但し、Ｈは１水平周期期間）分の映像信号を記憶し得
るＦＩＦＯ（ファースト・イン・ファースト・アウト）
ラインメモリ（６）に書き込まれる。このラインメモリ
（６）は、読み出しアドレスカウンタ及び書き込みアド
レスカウンタを内蔵している。尚、（７）は、ラインメ
モリ（６）からの読み出し出力をＤ／Ａ変換するＤ／Ａ
変換回路、（８）はその出力側より導出された出力端子
であり、上述のり・ロック信号ＣＫは、このＤ／Ａ変換
回路（７）にも供給される。
／Ｄ変換回路（５）に供給されて、入力端子（２）から
のクロック信号（サンプリングクロック信号） （その
周波数は、例えば１３．５ＭＨｚ）Ｃにを用いてＤ／Ａ
変換され、これより得られたデジタル映像信号は、ＩＨ
（但し、Ｈは１水平周期期間）分の映像信号を記憶し得
るＦＩＦＯ（ファースト・イン・ファースト・アウト）
ラインメモリ（６）に書き込まれる。このラインメモリ
（６）は、読み出しアドレスカウンタ及び書き込みアド
レスカウンタを内蔵している。尚、（７）は、ラインメ
モリ（６）からの読み出し出力をＤ／Ａ変換するＤ／Ａ
変換回路、（８）はその出力側より導出された出力端子
であり、上述のり・ロック信号ＣＫは、このＤ／Ａ変換
回路（７）にも供給される。
入力端子（１）からの映像信号は、同期分離回路（９）
に供給され、ここで映像信号から分離された水平同期信
号ＩＴｆ５（第５図Ａ）が、クロック信号としてカウン
タ（１０）に供給されて計数される。
に供給され、ここで映像信号から分離された水平同期信
号ＩＴｆ５（第５図Ａ）が、クロック信号としてカウン
タ（１０）に供給されて計数される。
このカウンタ（ｌＯ）は、第２図に示す如く、例えば、
８ビツトのカウンタにて構成され、入力端子（１５）か
ら供給される水平同期信号蒲の夫々１／２．１／４．１
／８．１／１６、ｌ／３２．１／６４．１／１２Ｂに分
周された矩形波信号Ｑ６ ％ Ｑｌ、Ｑ２、・・・・・
・・・・ 、Ｑｌ （その内、矩形波信号Ｑ、、Ｑｌ
、Ｑ２ 、Ｑ３の波形のみを、第５図Ｂ、Ｃ。
８ビツトのカウンタにて構成され、入力端子（１５）か
ら供給される水平同期信号蒲の夫々１／２．１／４．１
／８．１／１６、ｌ／３２．１／６４．１／１２Ｂに分
周された矩形波信号Ｑ６ ％ Ｑｌ、Ｑ２、・・・・・
・・・・ 、Ｑｌ （その内、矩形波信号Ｑ、、Ｑｌ
、Ｑ２ 、Ｑ３の波形のみを、第５図Ｂ、Ｃ。
ＤＳＥに夫々図示している）が出力され、その内、矩形
波信号Ｑ７を除く７個の矩形波信号が、データセレクタ
（ＩＩ）に、入力信号 １１．１２ 、・・・・・・・
・・・・・ Ｉ７として供給される。尚、このデータセ
レクタ（１１）の入力信号■ｏは、常に“０”である。
波信号Ｑ７を除く７個の矩形波信号が、データセレクタ
（ＩＩ）に、入力信号 １１．１２ 、・・・・・・・
・・・・・ Ｉ７として供給される。尚、このデータセ
レクタ（１１）の入力信号■ｏは、常に“０”である。
このデータセレクタ（１１）には、入力端子（３）（（
３ｏ ） 、（３＋ ） 、（３２） ）からの３ビツ
トの水平選択信号ＳＬｈ （Ｓ□ ％ Ｓｌ 、Ｓｔ
）が供給される。この３ビツトの水平選択信号ｓ、、
Ｓ、 、Ｓｔの論理値と、これによって入力信号ＩＯ％
ＩＩ、■２、・・・・・・・・・、■７から選択されて
出力される出力信号Ｙの内容との対応の真理値表を第３
図に示す。
３ｏ ） 、（３＋ ） 、（３２） ）からの３ビツ
トの水平選択信号ＳＬｈ （Ｓ□ ％ Ｓｌ 、Ｓｔ
）が供給される。この３ビツトの水平選択信号ｓ、、
Ｓ、 、Ｓｔの論理値と、これによって入力信号ＩＯ％
ＩＩ、■２、・・・・・・・・・、■７から選択されて
出力される出力信号Ｙの内容との対応の真理値表を第３
図に示す。
再び、第１図に戻って説明するに、データセレクタ（１
１）からの出力信号は、パルス幅変更回路（１２）に供
給されて、そのパルス幅がＩＨに変更せせしめられる。
１）からの出力信号は、パルス幅変更回路（１２）に供
給されて、そのパルス幅がＩＨに変更せせしめられる。
このパルス幅変更回路（１２）には、同期分離回路（９
）からの水平同期信号面が供給される。
）からの水平同期信号面が供給される。
このパルス幅変更回路（１２）は、−第２図に示す如く
、０７９７１７０７１回路（１６）、（１７）、デコー
ダ（２２）、（２３）、ＡＮＤゲート（２４）及びＮＡ
ＮＤゲ−） （２０）から構成される。
、０７９７１７０７１回路（１６）、（１７）、デコー
ダ（２２）、（２３）、ＡＮＤゲート（２４）及びＮＡ
ＮＤゲ−） （２０）から構成される。
入力端子（１５）からの水平同期信号節が、０７９７１
７０７１回路（１６）、（１７）の各クロック入力端子
に供給される。データセレクタ（１１）の出力信号Ｙが
、０７９７１７０７１回路（１６）のＤ入力端子に供給
される。この０７９７１７０７１回路（１６）のクリア
信号入力端子は、抵抗器（１８）を通じて、電源子Ｂ（
＋５Ｖ）に接続されている。
７０７１回路（１６）、（１７）の各クロック入力端子
に供給される。データセレクタ（１１）の出力信号Ｙが
、０７９７１７０７１回路（１６）のＤ入力端子に供給
される。この０７９７１７０７１回路（１６）のクリア
信号入力端子は、抵抗器（１８）を通じて、電源子Ｂ（
＋５Ｖ）に接続されている。
０７９７１７０７１回路（１６）の出力Ｑは、次段の０
７９７１７０７１回路（１７）のＤ入力端子に供給され
る。Ｄフリンブフロップ回路（１７）のプリセント入力
端子は、抵抗器（１９）を通じて、電源子Ｂに接続され
ている。
７９７１７０７１回路（１７）のＤ入力端子に供給され
る。Ｄフリンブフロップ回路（１７）のプリセント入力
端子は、抵抗器（１９）を通じて、電源子Ｂに接続され
ている。
０７９７１７０７１回路（１６）の出力Ｑ及び０７９７
１７０７１回路（１７）の出力Ｑは、ＮＡＮＤゲ−）
（２０）に供給され、その出力側から出力端子（２１）
が導出されている。そして、この出力端子（２１）の出
力が、書き込みイネーブル信号としてラインメモリ（６
）に供給される。
１７０７１回路（１７）の出力Ｑは、ＮＡＮＤゲ−）
（２０）に供給され、その出力側から出力端子（２１）
が導出されている。そして、この出力端子（２１）の出
力が、書き込みイネーブル信号としてラインメモリ（６
）に供給される。
デコーダ（２２）、（２３）に、入力端子（３） （
（３ｏ ）、（３＋ ） 、（３２）からの選択信号Ｓ
□ ｓ ３１ 、Ｓｔが供給され、デコーダ（２２）か
らのデコード出力は、Ｄフリンプフロフプ回路（１６）
のプリセン入力端子及びＡＮＤゲート（２４）に供給さ
れる。又、デコーダ（２３）からのデコード出力は、Ａ
ＮＤゲート（２４）に供給される。そして、ＡＮＤゲー
ト（２４）の出力は、０７９７１７０７１回路（１７）
のクリア入力端子に供給される。
（３ｏ ）、（３＋ ） 、（３２）からの選択信号Ｓ
□ ｓ ３１ 、Ｓｔが供給され、デコーダ（２２）か
らのデコード出力は、Ｄフリンプフロフプ回路（１６）
のプリセン入力端子及びＡＮＤゲート（２４）に供給さ
れる。又、デコーダ（２３）からのデコード出力は、Ａ
ＮＤゲート（２４）に供給される。そして、ＡＮＤゲー
ト（２４）の出力は、０７９７１７０７１回路（１７）
のクリア入力端子に供給される。
デコーダ（２２）のデコード出力は、選択信号Ｓｏ。
ＳＩ、Ｓｔが、
Ｓｏ ”Ｓｔ ＝３２−“θ″
のとき、“０”と成り、それ以外のときは、′１”と成
る。
る。
又、デコーダ（２３）のデコード出力は、選択信号Ｓ
ｏ ｓ Ｓ Ｈ、Ｓ ２が、 ３ ｏ＝ ＠１ ｍ、Ｓ、＝Ｓ２＝“ｏ”のとき、“Ｏ
″と成り、それ以外のときは、“１”と成る。
ｏ ｓ Ｓ Ｈ、Ｓ ２が、 ３ ｏ＝ ＠１ ｍ、Ｓ、＝Ｓ２＝“ｏ”のとき、“Ｏ
″と成り、それ以外のときは、“１”と成る。
再び、第１図に戻って説明するに、入力端子（２）から
のクロック信号ＣＫが、カウンタ（１３）に供給されて
計数される。このカウンタ（１３）は、第４図に示す如
く、例えば、８ビツトのカウンタにて構成され、入力端
子（２５）から供給されるクロック信号ＣＫの夫々１／
２．１／４．１／８．１／１６．１／３２、ｌ／６４．
１／１２８．１／２５６に分周された矩形波信％ Ｑ（
１ｓ Ｑｌ 、Ｑ２ 、・・・・・・、Ｑｌが出力され
、その内、矩形波信号Ｑ７を除（７個の矩形波信号が、
データセレクタ（１１）に、入力信号ｒ、、ｒ２、・・
・・・・・・・ Ｉ７として供給される。尚、このデー
タセレクタ（１１）の入力信号Ｉ。
のクロック信号ＣＫが、カウンタ（１３）に供給されて
計数される。このカウンタ（１３）は、第４図に示す如
く、例えば、８ビツトのカウンタにて構成され、入力端
子（２５）から供給されるクロック信号ＣＫの夫々１／
２．１／４．１／８．１／１６．１／３２、ｌ／６４．
１／１２８．１／２５６に分周された矩形波信％ Ｑ（
１ｓ Ｑｌ 、Ｑ２ 、・・・・・・、Ｑｌが出力され
、その内、矩形波信号Ｑ７を除（７個の矩形波信号が、
データセレクタ（１１）に、入力信号ｒ、、ｒ２、・・
・・・・・・・ Ｉ７として供給される。尚、このデー
タセレクタ（１１）の入力信号Ｉ。
は、入力端子（２５）からのクロック信号ＣＫそのもの
と成る。このデータセレクタ（１１）には、入力端子（
４） （（４ｏ ） 、（４１） 、（４２） ）か
らの３ビツトの垂直選択信号ＳＬｖ （ＳＯｓ Ｓ’
ｔ 、Ｓｔ ）が供給される。この３ビツトの水平選択
信号ＳＯ，Ｓ、、Ｓｏの論理値と、これによって、入力
信号！。、１１ 、’１２ 、・・・・・・・・・、！
フから選択されて出力される出力信号Ｙの内容との対応
の真理値表は、以下の点を除いて、第３ｖＩＪと同様で
ある。即ち、第」図の真理値表において、ｒｌｏ＝ＯＪ
とあるを、ｒＩｏ＝ｃＫＪと読み替える。
と成る。このデータセレクタ（１１）には、入力端子（
４） （（４ｏ ） 、（４１） 、（４２） ）か
らの３ビツトの垂直選択信号ＳＬｖ （ＳＯｓ Ｓ’
ｔ 、Ｓｔ ）が供給される。この３ビツトの水平選択
信号ＳＯ，Ｓ、、Ｓｏの論理値と、これによって、入力
信号！。、１１ 、’１２ 、・・・・・・・・・、！
フから選択されて出力される出力信号Ｙの内容との対応
の真理値表は、以下の点を除いて、第３ｖＩＪと同様で
ある。即ち、第」図の真理値表において、ｒｌｏ＝ＯＪ
とあるを、ｒＩｏ＝ｃＫＪと読み替える。
そして、データセレクタ（１４）の出力Ｙが、出力端子
（２６）を通じて、第１図におけるラインメモリ（６）
に内蔵している読み出しアドレスカウンタ及び書き込み
アドレスカウンタに、読み出し及び書き込みクロック信
号として供給される。
（２６）を通じて、第１図におけるラインメモリ（６）
に内蔵している読み出しアドレスカウンタ及び書き込み
アドレスカウンタに、読み出し及び書き込みクロック信
号として供給される。
次に、この実施例の動作を、第５図のタイミングチャー
トをも参照して説明しよう。第２図において、データセ
レクタ（１１）によって、例えば、入力信号ｆ２＝Ｑｔ
（第５図Ｃ）が選択されて、これが出力信号Ｙとして０
７９７１７０７１回路（１６）のＤ入力端子に供給され
る場合を考える。
トをも参照して説明しよう。第２図において、データセ
レクタ（１１）によって、例えば、入力信号ｆ２＝Ｑｔ
（第５図Ｃ）が選択されて、これが出力信号Ｙとして０
７９７１７０７１回路（１６）のＤ入力端子に供給され
る場合を考える。
かくすると、０７９７１７０７１回路（１６）において
、矩形波信号Ｑ１が水平同期信号Ｒ’ｉ５（第５図Ａ）
の立ち上がりでラッチされ、その出力Ｑとしては、第５
図Ｆに示す如く、矩形波信号Ｑ、が、９０度遅延したよ
うな信号と成る。
、矩形波信号Ｑ１が水平同期信号Ｒ’ｉ５（第５図Ａ）
の立ち上がりでラッチされ、その出力Ｑとしては、第５
図Ｆに示す如く、矩形波信号Ｑ、が、９０度遅延したよ
うな信号と成る。
そして、この０７９７１７０７１回路（１６）の出力Ｑ
が、０７９７１７０７１回路（１７）のＤ入力端子に供
給されと、これが水平同期信号節の立ち上がりでラッチ
され、その出力Ｑとしては、第５図Ｇに示す如く、第５
図Ｆの矩形波信号Ｑを９０度遅らせると共に、位相反転
させたような信号と成る。
が、０７９７１７０７１回路（１７）のＤ入力端子に供
給されと、これが水平同期信号節の立ち上がりでラッチ
され、その出力Ｑとしては、第５図Ｇに示す如く、第５
図Ｆの矩形波信号Ｑを９０度遅らせると共に、位相反転
させたような信号と成る。
そして、０７９７１７０７１回路（１６）の出力Ｑ及び
Ｄフリップフロンプ回路（１７）の出力Ｑが、ＮＡＮＤ
ゲー） （２０）に供給されることにより、第５図Ｈに
示す如く、矩形波信号Ｑ１と逆相で、パルス幅がＩＨの
矩形波信号が得られ、これがラインメモリ（６）の書き
込みイネーブル端子に供給されるので、４Ｈ期間毎にＩ
Ｈ期間書き込みイネーブルと成って、入力デジタル映像
信号の垂直方向のモザイク化が行われる。
Ｄフリップフロンプ回路（１７）の出力Ｑが、ＮＡＮＤ
ゲー） （２０）に供給されることにより、第５図Ｈに
示す如く、矩形波信号Ｑ１と逆相で、パルス幅がＩＨの
矩形波信号が得られ、これがラインメモリ（６）の書き
込みイネーブル端子に供給されるので、４Ｈ期間毎にＩ
Ｈ期間書き込みイネーブルと成って、入力デジタル映像
信号の垂直方向のモザイク化が行われる。
又、データセレクタ（１１）において、選択信号Ｓｏ
”Ｓｌ ＝Ｓ２−０とのきは、Ｙ−１０＝０が選択さ
れ、このときは、デコーダ（２２）の出力が、“０”、
デコーダ（２３）の出力が“１”に成るので、０７９７
１７０７１回路（１６）の出力Ｑは“１″又、ＡＮＤゲ
ート（２４）の出力は“０”と成り、これによりＤフリ
ップフロ７１回路（１７）の出力Ｑも“１′″と成り、
ＮＡＮＤゲート（２０）の出力は常に０”と成り、即ち
、ラインメモリ（６）は常に書き込み状態と成って、モ
ザイク効果はなく成り、単なる遅延時間がＩＨの遅延素
子と成る。
”Ｓｌ ＝Ｓ２−０とのきは、Ｙ−１０＝０が選択さ
れ、このときは、デコーダ（２２）の出力が、“０”、
デコーダ（２３）の出力が“１”に成るので、０７９７
１７０７１回路（１６）の出力Ｑは“１″又、ＡＮＤゲ
ート（２４）の出力は“０”と成り、これによりＤフリ
ップフロ７１回路（１７）の出力Ｑも“１′″と成り、
ＮＡＮＤゲート（２０）の出力は常に０”と成り、即ち
、ラインメモリ（６）は常に書き込み状態と成って、モ
ザイク効果はなく成り、単なる遅延時間がＩＨの遅延素
子と成る。
又、データセレクタ（１１）において、選択信号５ｏ−
１、Ｓ、ｘ ５２ａ＝Ｑとのきは、Ｙ＝１．−Ｑｏが選
択され、このときは、デコーダ（２２）の出力が、“１
”、デコーダ（２３）の出力が“０”に成るので、ＡＮ
Ｄゲー） （２４）の出力は“０”と成り、これにより
０２９７１７０７１回路（１７）の出力Ｑは“１″と成
り、ＮＡＮＤゲート（２０）の出力は第５図Ｂの矩形波
信号Ｑｏの位相反転したものと成り、２Ｈ期間毎にＩＨ
期間ずつラインメモリ（６）が書き込み可能状態に成る
。
１、Ｓ、ｘ ５２ａ＝Ｑとのきは、Ｙ＝１．−Ｑｏが選
択され、このときは、デコーダ（２２）の出力が、“１
”、デコーダ（２３）の出力が“０”に成るので、ＡＮ
Ｄゲー） （２４）の出力は“０”と成り、これにより
０２９７１７０７１回路（１７）の出力Ｑは“１″と成
り、ＮＡＮＤゲート（２０）の出力は第５図Ｂの矩形波
信号Ｑｏの位相反転したものと成り、２Ｈ期間毎にＩＨ
期間ずつラインメモリ（６）が書き込み可能状態に成る
。
尚、データセレクタ（１１）において、出力信号Ｙが、
入力信号■２〜Ｉ７、即ち、カウンタ（１０）の出力Ｑ
、〜Ｑ６と成る場合は、デコーダ（２２）、（２３）の
出力は共に“ｌゝ、従って、ＡＮＤゲート（２４）の出
力も′″１″と成るので、０７９７１７０７７回路（１
６）のプリセット入力端子及び０７９７１７０７１回路
（１７）のクリア入力端子には、共に“１″が供給され
るので、夫々プリセット及びクリアされることはない。
入力信号■２〜Ｉ７、即ち、カウンタ（１０）の出力Ｑ
、〜Ｑ６と成る場合は、デコーダ（２２）、（２３）の
出力は共に“ｌゝ、従って、ＡＮＤゲート（２４）の出
力も′″１″と成るので、０７９７１７０７７回路（１
６）のプリセット入力端子及び０７９７１７０７１回路
（１７）のクリア入力端子には、共に“１″が供給され
るので、夫々プリセット及びクリアされることはない。
入力端子（４） （（４ｏ ） 、（４＋ ） 、（
４２） ）に供給される垂直選択信号ＳＬｖに応じて、
セレクタ（１４）から、クロック信号ＣＫ及びカウンタ
（１３）の各出力Ｑ□ 、Ｑｌ−Ｑ６の内の１つが、書
き込み及び読み出しクロック信号として、ラインメモリ
（６）の読み出し及び書き込みアドレスカウンタに供給
される。かくして、このラインメモリ（６）では、これ
が書き込み可能であって、その書き込み及び読み出しク
ロック信号として、カウンタ（１３）の出力Ｑ□−Ｑ、
が供給されたときは、クロック信号ＣＭの夫々２．４．
８．１６．３２．６４．１２８個のクロックパルスの到
来毎に、１回ずつ入力デジタル映像信号のデジタル画素
信号がラインメモリ（６）に書き込まれて、入力デジタ
ル映像信号の水平方向のモザイク化が行われる。又、書
き込み及び読み出しクロック信号として、クロック信号
ＣＫをラインメモリ（６） に供給するときは、モザイ
り効果はなくなり、ラインメモリ（６）は単なるＩＨ遅
延回路として機能する。
４２） ）に供給される垂直選択信号ＳＬｖに応じて、
セレクタ（１４）から、クロック信号ＣＫ及びカウンタ
（１３）の各出力Ｑ□ 、Ｑｌ−Ｑ６の内の１つが、書
き込み及び読み出しクロック信号として、ラインメモリ
（６）の読み出し及び書き込みアドレスカウンタに供給
される。かくして、このラインメモリ（６）では、これ
が書き込み可能であって、その書き込み及び読み出しク
ロック信号として、カウンタ（１３）の出力Ｑ□−Ｑ、
が供給されたときは、クロック信号ＣＭの夫々２．４．
８．１６．３２．６４．１２８個のクロックパルスの到
来毎に、１回ずつ入力デジタル映像信号のデジタル画素
信号がラインメモリ（６）に書き込まれて、入力デジタ
ル映像信号の水平方向のモザイク化が行われる。又、書
き込み及び読み出しクロック信号として、クロック信号
ＣＫをラインメモリ（６） に供給するときは、モザイ
り効果はなくなり、ラインメモリ（６）は単なるＩＨ遅
延回路として機能する。
上述の実施例におでは、ｌＨ分のデジタル映像信号を記
憶するラインメモリとして、ＦＩＦＯメモリを用いた場
合について述べたが、ＩＨ分のデジタル映像信号を記憶
する、同時に書き込み及び読み出しを行えないラインメ
モリを一対設け、あるＩＨ期間において、一方を書き込
み用、他方を読み出し用として用い、次のＩＨ期間にお
いて、一方を読み出し用、他方を書き込み用として用い
、以降はこれを交互に繰り返してゆくようにしてもよい
。
憶するラインメモリとして、ＦＩＦＯメモリを用いた場
合について述べたが、ＩＨ分のデジタル映像信号を記憶
する、同時に書き込み及び読み出しを行えないラインメ
モリを一対設け、あるＩＨ期間において、一方を書き込
み用、他方を読み出し用として用い、次のＩＨ期間にお
いて、一方を読み出し用、他方を書き込み用として用い
、以降はこれを交互に繰り返してゆくようにしてもよい
。
上述せる本発明によれば、構成が簡単で、低源と成ると
共に、消費電力が少なくて済むモザイク効果装置を得る
ことができる。
共に、消費電力が少なくて済むモザイク効果装置を得る
ことができる。
第１図は本発明の実施例を示すブロック線図、第２図は
そのカウンタ、データセレクタ及びパルス幅変更回路を
示すブロック線図、第３図は実施例の説明に供する真理
値を示す表口、第４図は第１図の他のカウンタ及びデー
タセレクタを示すブロック線図、第５図は実施例の動作
説明に供するタイミングチャートである。 （５）はＡ／Ｄ変換回路、（６）はラインメモリ、（７
）はＤ／Ａ変換回路、（９）は同期分離回路、（１０）
はカウンタ、（１１）はセレクタ、（１２）はノでルス
幅変更回路、（１３）はカウンタ、（１４）はデータセ
レクタである。
そのカウンタ、データセレクタ及びパルス幅変更回路を
示すブロック線図、第３図は実施例の説明に供する真理
値を示す表口、第４図は第１図の他のカウンタ及びデー
タセレクタを示すブロック線図、第５図は実施例の動作
説明に供するタイミングチャートである。 （５）はＡ／Ｄ変換回路、（６）はラインメモリ、（７
）はＤ／Ａ変換回路、（９）は同期分離回路、（１０）
はカウンタ、（１１）はセレクタ、（１２）はノでルス
幅変更回路、（１３）はカウンタ、（１４）はデータセ
レクタである。
Claims (1)
- 【特許請求の範囲】 デジタル映像信号の１水平周期分を記憶し得るラインメ
モリと、 該ラインメモリに対する映像信号の書き込みを、水平周
期の複数倍の期間毎に１水平周期期間ずつ行わせる手段
と、 上記デジタル映像信号のサンプリングクロック信号の複
数分の１の周波数のクロック信号を発生し、該発生した
クロック信号を書き込み及び読み出しクロック信号とし
て上記ラインメモリに供給するクロック発生回路とを有
し、 上記ラインメモリからモザイク化デジタル映像信号を出
力するようにしたことを特徴とするモザイク効果装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262760A JPH03124174A (ja) | 1989-10-07 | 1989-10-07 | モザイク効果装置 |
| KR1019900015342A KR100232028B1 (ko) | 1989-10-07 | 1990-09-27 | 모자이크 효과 발생 장치 |
| US07/592,254 US5148277A (en) | 1989-10-07 | 1990-10-03 | Mosaic effect generating apparatus |
| DE69030478T DE69030478T2 (de) | 1989-10-07 | 1990-10-05 | Anordnung zur Erzeugung von Mosaikeffekten |
| EP90402780A EP0423007B1 (en) | 1989-10-07 | 1990-10-05 | A mosaic effect generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1262760A JPH03124174A (ja) | 1989-10-07 | 1989-10-07 | モザイク効果装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03124174A true JPH03124174A (ja) | 1991-05-27 |
Family
ID=17380209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1262760A Pending JPH03124174A (ja) | 1989-10-07 | 1989-10-07 | モザイク効果装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5148277A (ja) |
| EP (1) | EP0423007B1 (ja) |
| JP (1) | JPH03124174A (ja) |
| KR (1) | KR100232028B1 (ja) |
| DE (1) | DE69030478T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535794B1 (en) | 1993-02-23 | 2003-03-18 | Faro Technologoies Inc. | Method of generating an error map for calibration of a robot or multi-axis machining center |
| US5668604A (en) * | 1996-03-27 | 1997-09-16 | Nec Corporation | Horizontal magnifying circuit for video signals |
| KR100459687B1 (ko) * | 1997-07-09 | 2005-01-17 | 삼성전자주식회사 | 모자이크 및 미러 처리기능을 갖는 줌 처리장치 및방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4134128A (en) * | 1976-03-19 | 1979-01-09 | Rca Corporation | Television picture size altering apparatus |
| JPS5644957A (en) * | 1979-09-21 | 1981-04-24 | Toshiba Corp | Picture processing unit |
| JPS5646367A (en) * | 1979-09-21 | 1981-04-27 | Toshiba Corp | Picture processor |
| US4782388A (en) * | 1986-10-24 | 1988-11-01 | The Grass Valley Group, Inc. | Method and apparatus for providing video mosaic effects |
| JP2771809B2 (ja) * | 1987-04-17 | 1998-07-02 | ソニー株式会社 | 特殊効果装置 |
| JPH0683470B2 (ja) * | 1987-10-27 | 1994-10-19 | ヤマハ株式会社 | モザイク画像生成回路 |
| JP2710123B2 (ja) * | 1988-01-29 | 1998-02-10 | キヤノン株式会社 | 画像拡大装置 |
-
1989
- 1989-10-07 JP JP1262760A patent/JPH03124174A/ja active Pending
-
1990
- 1990-09-27 KR KR1019900015342A patent/KR100232028B1/ko not_active Expired - Fee Related
- 1990-10-03 US US07/592,254 patent/US5148277A/en not_active Expired - Fee Related
- 1990-10-05 EP EP90402780A patent/EP0423007B1/en not_active Expired - Lifetime
- 1990-10-05 DE DE69030478T patent/DE69030478T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0423007A3 (en) | 1992-09-30 |
| DE69030478T2 (de) | 1997-10-02 |
| KR910009064A (ko) | 1991-05-31 |
| EP0423007B1 (en) | 1997-04-16 |
| DE69030478D1 (de) | 1997-05-22 |
| US5148277A (en) | 1992-09-15 |
| KR100232028B1 (ko) | 1999-12-01 |
| EP0423007A2 (en) | 1991-04-17 |
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