JPH0312491B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ この発明は、Ｄ／Ａ変換装置に関し、特に電子
楽器等の音発生装置において音に関するデイジタ
ル波形データを処理するに好適なＤ／Ａ変換装置
に関するものである。 ［発明の概要］ この発明は、デイジタル波形データをＤ／Ａ変
換する際、デイジタル波形データのビツト数を制
限すると共に振幅レベルに応じてデータ入力期間
を制御することにより少ないビツト数で大きな振
幅値を再現可能にしたものである。 ［従来の技術］ 従来、デイジタル式電子楽器等にあつては、例
えば楽音波形を表わすデイジタル波形データを
Ｄ／Ａ変換器に入力してアナログ楽音信号を得る
ようにしていた。この場合、Ｄ／Ａ変換器には、
デイジタル波形データをビツト並列形式で入力す
るが、波形を忠実に再生したいときは、下位ビツ
トを切捨てるようなことはしないでＤ／Ａ変換す
るのが普通であつた。 ［発明が解決しようとする問題点］ 上記した従来技術によると、デイジタル波形デ
ータのビツト数が少なければ、Ｄ／Ａ変換器の構
成は簡単となる。しかしながら、デイジタル波形
データのビツト数が多いと、Ｄ／Ａ変換器の構成
が複雑となる不都合があつた。また、下位ビツト
を切捨てると、Ｄ／Ａ変換器の構成を簡単化でき
るが、波形の再現性が悪くなるという問題があつ
た。 ［問題点を解決するための手段］ この発明は、上記した問題点を解決するために
なされたものであつて、デイジタル波形データを
Ｄ／Ａ変換する際、デイジタル波形データのビツ
ト数を制限すると共に振幅レベルに応じてデータ
入力期間を制御するようにしたことを特徴とする
ものである。 すなわち、この発明によるＤ／Ａ変換装置にあ
つては、入力手段と、レベル検知手段と、ビツト
数制限手段と、Ｄ／Ａ変換器とが設けられる。 入力手段は、所望の波形を表わすデイジタル波
形データをビツト並列形式で順次に入力するもの
で、例えばラツチ回路で構成される。 レベル検知手段は、デイジタル波形データに基
づいて波形の振幅レベルを検知し、該振幅レベル
が所定レベルに達すると出力信号を発生するもの
で、例えばデイジタル波形データの上位ビツトを
入力する論理回路で構成される。 ビツト数制限手段は、デイジタル波形データが
入力されるたびにその入力データを入力時のビツ
ト数ｍより少ないビツト数ｎにして送出するもの
であつて、レベル検知手段が出力信号を発生しな
いときは入力データの最下位ビツトからｎビツト
目までを所定期間中送出し、レベル検知手段が出
力信号を発生したときは入力データを最下位ビツ
トから（ｍ−ｎ）ビツト切捨て、残りのｎビツト
所定期間の2^(m-n)倍の期間送出するようになつて
いる。このようなビツト数制限手段は、例えばシ
フター回路で構成される。 Ｄ／Ａ変換器は、ビツト数制限手段から順次に
送出されるｎビツトのデイジタル波形データを
Ｄ／Ａ変換してアナログ出力信号を送出するもの
である。 このような構成において、入力手段から入力さ
れるデイジタル波形データは楽音のエンベロープ
を表わすものとし、Ｄ／Ａ変換器は楽音の音高に
対応した周波数を有する音源信号を制御入力とし
て受取り、この音源信号にエンベロープを付与し
た形の楽音信号をアナログ出力信号として送出す
る構成にしてもよい。 また、入力手段から入力されるデイジタル波形
データは音波形の振幅値を表わすものとし、Ｄ／
Ａ変換器は音波形の振幅値の符号を表わすサイン
ビツト信号を制御入力として受取り、音波形の振
幅値にサインビツト信号に応じて符号を与えた形
の音信号をアナログ出力信号として送出する構成
にしてもよい。 ［作用〕 この発明の構成によれば、デイジタル波形デー
タが例えば８ビツト（ｍ＝８）であつた場合、
Ｄ／Ａ変換器にはビツト数制限手段を介して例え
ば６ビツト（ｎ＝６）のデータが供給される。こ
のため、Ｄ／Ａ変換器としては、６ビツトのもの
で足り、構成が簡単となる。また、Ｄ／Ａ変換器
には、例えば上位２ビツトが“０”ならば下位６
ビツトが所定期間中供給され、最上位ビツトが
“１”ならば下位２ビツトを切捨てた上位６ビツ
ト（1/4のデータ）が所定期間の2²倍の期間供給
されるので、下位１ビツトを切捨てた場合のＤ／
Ａ変換器の出力期間は下位ビツトを切捨てなかつ
た場合の出力期間の４倍となる。従つて、このよ
うにして得られるＤ／Ａ変換出力をスピーカ等に
より音響交換すれば、ビツト数制限による振幅低
下を回復させることができる。 この発明の構成において、上記したようにエン
ベエロープデータは音波形データをＤ／Ａ変換す
ると、ビツト数を制限しなかつた場合とほぼ同等
の良質の音を発生させることができる。 〔実施例〕 第１図は、この発明の一実施例による電子楽器
を示すもので、この電子楽器はマニユアルピアノ
モードと、マニユアル階名モードと、オートピア
ノモードと、オート階名モードとの合計４モード
の動作を選択的に行なえるようになつている。こ
こで、各モード毎の概略動作は次の(1)〜(4)の通り
である。 (1) マニユアルピアノモード 鍵盤でのマニユアル演奏操作に基づいて押圧
鍵に対応した音高を有するピアノ音を発生す
る。 (2) マニユアル階名モード 鍵盤でのマニユアル演奏操作に基づいて押圧
鍵に対応した音高を有する「ド」、「レ」、「ミ」
等の階名音を発生する。 (3) オートピアノモード 演奏データメモリから演奏データを読出すこ
とにより自動的にピアノ音を発生する。この場
合、ピアノ音の音高は、演奏データ中に含まれ
ている音高データに応じて決定される。また、
オートピアノモードでは、前述のマニユアル階
名モードの場合と同様にして階名音を発生する
ことができ、オートピアノ演奏に合わせてマニ
ユアル階名演奏を行なうこともできる。 (4) オート階名モード 演奏データメモリから演奏データを読出すと
共に音声データメモリから階名に対応した音声
データを読出すことにより自動的に階名音を発
生する。この場合、階名音の音高は、演奏デー
タ中に含まれている音高データに応じて決定さ
れる。また、オート階名モードでは、前述のマ
ニユアルピアノモードの場合と同様にしてピア
ノ音を発生することができ、オート階名演奏に
合わせてマニユアルピアノ演奏を行なうことも
できる。 第１図において、１０はモード選択回路であ
り、モード選択スイツチ１２と、２個のORゲー
ト１４及び１６とを含んでいる。モード選択スイ
ツチ１２は、マニユアルピアノモードMP、マニ
ユアル階名モードMD、オートピアノモードAP、
オート階名モードADのいずれかの位置に設定可
能である。ORゲート１４は、モード選択スイツ
チ１２をMD又はAPの位置に設定したときに出
力信号SL＝“１”を発生するようになつている。
また、ORゲート１６は、モード選択スイツチ１
２をAP又はADの位置に設定したときに出力信
号AUT＝“１”を発生するようになつている。 タイミング信号発生回路１８は、ピアノ音及び
階名音の発生動作を制御するための各種のタイミ
ング信号を発生するもので、その詳細は第２図に
ついて後述する。 鍵盤回路２０は、一例としてF₂音〜F₄音に対
応した25個の鍵を有する鍵盤を含むもので、それ
ぞれの鍵に対応した鍵スイツチを所定の順序で反
復的に走査することにより押圧鍵に対応した音高
データKPCを発生するようになつている。鍵盤
回路２０には、単音選択回路が設けられており、
複数鍵が同時に押された場合にはこれらの押圧鍵
のうち走査順位が最も遅い１鍵に対応した音高デ
ータKPCが選択送出される。各音高データKPC
は、５ビツトで各鍵毎の音高を表わすもので、最
上位ビツトがオクターブコード、残り４ビツトが
ノートコードとなつている。なお、各音高データ
KPCは、これに対応する鍵の押鍵期間中送出さ
れ続けるものである。 演奏データ発生回路２２は、一例として20曲分
の演奏データを記憶した演奏データメモリを含む
もので、この演奏データメモリからどの曲の演奏
データを読出すかは電源投入時に鍵盤でどの鍵を
押すかによつて決定されるようになつている。す
なわち、電源投入時において、鍵盤回路２０から
の音高データKPCがF₄鍵に対応した音高を示し
ていると、演奏データメモリからは第１曲から第
20曲の演奏データが順次に読出され、音高データ
KPCがF₄鍵以外の特定の鍵に対応した音高を示
していると、このときの押圧鍵に対応した特定の
曲の演奏データが演奏データメモリから読出され
る。換言すれば、F₄鍵を押した場合には全曲指
定（全20曲の順次読出し）となり、F₄鍵以外の
所望の鍵を押した場合には特定曲指定（20曲中所
望の１曲の選択読出し）となる。なお、特定曲指
定において、どの鍵を押すと、どの曲が選択され
るかは予め定められている。 演奏データ読出動作 ここで、演奏データメモリからのデータ読出動
作を簡単に述べる。上記のようにして読出すべき
曲が指定されると、演奏データメモリからは、指
定の曲（全曲指定の場合は第１曲）のテンポデー
タが読出され、これに続いて該曲の第１音目の音
高データ及び符長データが読出される。 演奏データ読出しに関して時分割処理回路２４
は、（A1）テンポ設定用の基準クロツク信号を計
数して基準クロツク計数データを発生する処理
と、（A2）テンポクロツク信号を計数してテンポ
クロツク計数データを発生する処理と、（A3）符
長終了タイミング信号を計数して読出用のアドレ
スデータを発生する処理とを時分割的に実行する
ようになつている。 演奏データ発生回路２２は、時分割処理回路２
４からデータ出力DOAとして送出される基準ク
ロツク計数データ及び演奏データメモリから読出
されたテンポデータに基づいて指定の曲のテンポ
に対応した周波数を有するテンポクロツク信号を
発生する。このテンポクロツク信号は出力信号
POとして時分割処理回路２４に供給され、計数
される。演奏データ発生回路２２は、時分割処理
回路２４からデータ出力DOAとして送出される
テンポクロツク計数データ及び演奏データメモリ
から読出された第１音目の符長データに基づいて
第１音目の符長の終了タイミングを検知して符長
終了タイミング信号を発生する。この符長終了タ
イミング信号は出力信号POとして時分割処理回
路２４に供給され、これに応じて同回路２４は読
出アドレスを１つ進める。このときの読出アドレ
スデータはデータ出力DOAとして演奏データ発
生回路２２に供給され、これに応じて演奏データ
メモリからは第２音目の音高データ及び符長デー
タが読出される。そして、以下同様にして各音毎
に音高・符長データが読出される。なお、休符に
ついては全ビツト“０”の音高データと、休符長
に対応した符長データとが読出される。 上記のような演奏データ読出動作により演奏デ
ータ発生回路２２からは指定の曲に関する各音毎
の音高データMPCが送出される。各音高データ
MPCは、４ビツトで各音毎の音高を表わすもの
で、最上位ビツトがオクターブコード、残り３ビ
ツトがノートコードとなつている。なお、各音高
データMPCは、これに対応する符長が終了する
まで送出され続けるものである。 演奏データ発生回路２２においては、電源投入
時に鍵盤でいずれの鍵も押さないと、演奏データ
メモリからのデータ読出しが禁止されるようにな
つている。従つて、電源投入時の鍵盤操作として
は、オートピアノモードAP又はオート階名モー
ドADを選択した場合のみ全曲指定あるいは特定
曲指定（選曲）のための押鍵操作を行なえばよ
く、マニユアルピアノモードMP又はマニユアル
階名モードMDを選択した場合にはどの鍵も押さ
ないようにすればよい。 なお、演奏データ発生回路２２から時分割処理
回路２４には後述のサブルーチン処理に関してア
ドレスデータADDが供給されると共に、時分割
処理回路２４から演奏データ発生回路２２には後
述の音声データ読出処理に関して読出完了信号
SREが供給される。 ピアノ音発生部 セレクタ２６は、演奏データ発生回路２２から
の音高データMPC及び鍵盤回路２０からの音高
データKPCをそれぞれ入力Ａ及びＢとして受取
るもので、ORゲート１４の出力信号SLからなる
選択信号SAが“１”ならば入力Ａを、選択信号
SAが“０”ならば入力Ｂをそれぞれ選択するよ
うになつている。ここで、ORゲート１４の出力
信号SL（選択信号SA）は、マニユアル階名モー
ドMDの場合及びオートピアノモードAPの場合
に“１”となるが、前述したようにマニユアル階
名モードMDの場合には音高データMPCが発生
されないので、セレクタ２６からはオートピアノ
モードAPの場合にのみ音高データMPCが選択送
出される。また、ORゲート１４の出力信号（選
択信号SA）は、マニユアルピアノモードMPの
場合及びオート階名モードADの場合に“０”と
なり、これらの場合において押鍵操作により音高
データKPCを発生させると、セレクタ２６から
は音高データKPCが選択送出される。 セレクタ２６から送出される音高データKPC
又はMPCはピアノ音発生のために用いられるも
のであり、上記したセレクタ２６の動作によれば
オートピアノモードAP、マニユアルピアノモー
ドMP及びオート階名モードADの各場合にピア
ノ音発生が可能となる。 セレクタ２６からの音高データKPC又はMPC
のうちノートコードデータNTは、デコーダ２８
に供給される。デコーダ２８は、Ｆ，Ｆ＃ ……Ｅ
の12音名及びF₄音に対応した13本の出力ライン
を有するもので、ノートコードデータNTをデコ
ードして音名を検知し、その音名に対応した出力
ライン信号“１”を送出するようになつている。 デコーダ２８の13本の出力ラインは、ROM
（リード・オンリイ・メモリ）からなる分周制御
データメモリ３０の入力側に結合しており、メモ
リ３０はデコーダ２８の出力に応じて８ビツトの
分周制御データDVCを送出すようになつている。
ここで、分周制御データDVCは、右端を最上位
ビツトとして例示すると、 音名Ｆについては、「01110110」、 音名Ｆ＃ については、「01101000」、 F₄音については、「10111011」 というように発生される。 セレクタ２６からの音高データKPC又はMPC
のうちオクターブコード信号（最上位ビツトの信
号）OCTは、音源信号形成の際の可変分周動作
を制御するために時分割出力回路３２に供給され
る。また、セレクタ２６からの音高データKP又
はMPCの各ビツトの信号を入力とするORゲート
３４は、各音高データ毎にいずれかのビツトが
“１”である期間中“１”レベルをとるような発
音可能化信号PKOを発生し、この信号PKOはピ
アノエンベロープの立上りタイミングを決定する
ために時分割処理回路２４に供給される。 時分割出力回路３２は、エンベロープデータ形
成用の高速クロツク信号φ_H及び低速クロツク信
号φ_Lを時分割処理回路２４からの周波数切換信
号FCに応じて選択的に時分割処理回路２４に供
給するようになつている。ここで、高速クロツク
信号φ_Hは比較的急峻なデイケイカーブを得るた
めに使用されるものであり、低速クロツク信号
φ_Lは比較的ゆるやかなデイケイカーブを得るた
めに使用されるものである。 ピアノ音発生に関して時分割処理回路２４は、
（B1）分周制御データDVCに応じてパルスを計
数して分周出力を発生する処理、（B2）高速クロ
ツク信号φ_H又は低速クロツク信号φ_Lを計数して
ピアノエンベロープを表わすエンベロープデータ
を発生する処理とを時分割的に実行するようにな
つている。 時分割出力回路３２は、時分解処理回路２４か
らデータ出力DOBとして送出される分周出力及
びセレクタ２６からのオクターブコード信号
OCTに基づいて各音高データ毎に音高に対応し
た周波数を有する方形波状の音源信号TGを発生
すると共に、データ出力DOBとして送出される
８ビツトのエンベロープデータに反転処理及び振
幅レベルに応じたビツトシフト処理を施して６ビ
ツトのエンベロープデータEVを発生する。そし
て、音源信号TG及びエンベロープデータEVは、
デイジタル／アナログ（Ｄ／Ａ）変換回路３６に
供給される。 Ｄ／Ａ変換回路３６は、エンベロープデータ
EVに応じて音源信号TGにピアノエンベロープ
を付加する。このエンベロープ付加された音源信
号は、出力アンプ３８を介してスピーカ４０に供
給されるので、スピーカ４０からはピアノ音が発
生される。 階名音発生部 セレクタ４２は、演奏データ発生回路２２から
の音高データMPC及び鍵盤回路２０からの音高
データKPCをそれぞれ入力Ａ及びＢとして受取
るもので、ORゲート１４の出力信号SLをインバ
ータ４４により反転した選択信号SAに応じて前
述のセレクタ２６とは反対の選択動作を行なうよ
うになつている。すなわち、選択信号SAは、マ
ニユアルピアノモードMPの場合及びオート階名
モードADの場合に“１”となるが、前述したよ
うにマニユアルピアノモードMPの場合には音高
データMPCが発生されないので、セレクタ４２
からはオート階名モードADの場合にのみ音高デ
ータMPCが選択送出される。また、選択信号SA
はマニユアル階名モードMDの場合及びオートピ
アノモードAPの場合に“０”となり、これらの
場合において押鍵操作により音高データKPCを
発生させると、セレクタ４２からは音高データ
KPCが選択送出される。 セレクタ４２から送出される音高データKPC
又はMPCは階名音発生のために用いられるもの
であり、上記したセレクタ４２の動作によれば、
オート階名モードAD、マニユアル階名モード
MD及びオートピアノモードAPの各場合に階名
音発生が可能になる。 セレクタ４２からの音高データKPCは音声デ
ータ発生回路４６に供給され、音高に対応した階
名の音声データを選択するのに使用される。 音声データ発生回路４６は、一例として「フ
ア」、「ソ」……「ド」、「レ」……「ド」……「フ
ア」の２オクターブ分の15階名音に対応した音声
データを記憶した音声データメモリを含んでい
る。この実施例では、いわゆる適応デルタ変調方
式のデイジタル音声合成システムを採用している
ので、音声データメモリには各階名音毎に音声信
号を時系列的に１ビツト（“０”又は“１”）で符
号化したシリアルコードデータが音声データとし
て記憶されている。なお、この場合の符号化は、
音声信号を一定周期でサンプリングして各サンプ
ル点毎に予測値を求めると共に予測値と実際値と
の差の符号の正又は負に応じてそれぞれ“１”又
は“０”を割当てるもので、それ自体公知であ
る。 階名音発生に関して時分割処理回路２４は、
（C1）クロツク信号を計数して音声データ読出用
のアドレスデータを発生する処理と、（C2）音声
データメモリからの読出データに基づいて振幅変
化分に相当するステツプ幅を演算してステツプ幅
データを形成する処理と、（C3）ステツプ幅デー
タに基づいて振幅の予測値を演算して予測値デー
タを発生する処理とを時分割的に実行するように
なつている。 セレクタ４２からの音高データKPC又はMPC
の各ビツトの信号を入力とするORゲート４８
は、各音高データ毎にいずれかのビツトが“１”
である期間中“１”レベルをとるような発音可能
化信号DKOを発生する。この発音可能信号DKO
は演奏データ発生回路２２を介して時分割処理回
路２４のアドレスカウンタをリセツト解除させる
ように作用する。アドレスカウンタはこのリセツ
ト解除の後クロツク信号を計数してアドレスデー
タを発生し、これに応じて音声データメモリから
は15階名音分の音声データが並列的に、しかも各
音毎にビツトシリアル形式で読出される。そし
て、読出される音声データのうちから、そのとき
の音高データの示す音高に対応した階名の音声デ
ータが選択される。 このようにして選択される音声データに基づい
て音声データ発生回路４６は前述のステツプ幅演
算及び予測値演算に必要な信号を出力信号SOと
して時分割処理回路２４に供給する。 時分割処理回路２４は、音声データ発生回路４
６からの出力信号SOに基づいて、特定の階名音
（例えば特定オクターブの「ド」）の波形における
各サンプル点毎のステツプ幅データを形成すると
共に、出力信号SO及び形成された各サンプル点
毎のステツプ幅データに基づいて各サンプル点毎
の予測値データを形成し、各予測値データをデー
タ出力DOBとして送出する。このようにして送
出される各予測値データは、９ビツトの２の補数
コードデータであり、その最上位ビツトがサイン
（符号）ビツトになつている。 時分割出力回路３２は、時分割処理回路２４か
らデータ出力DOBとして供給される各予測値デ
ータを２の補数コードからサインマグニチユード
コードにコード変換すると共に、コード変換され
たデータに対して振幅レベルに応じたビツトシフ
ト処理を施すことにより各サンプル点毎の振幅デ
ータAM及びサインビツト信号SGを送出する。
ここで、各振幅データAMは振幅の予測値の大き
さを示すものであり、各サインビツト信号は振幅
の予測値の符号（正又は負）を“１”又は“０”
で示すものである。 Ｄ／Ａ変換回路３６は、時分割出力回路３２か
ら供給される各サンプル点毎の振幅データAM及
びサインビツト信号SGをＤ／Ａ変換することに
より予測信号を再生する。この予測信号は、アナ
ログ信号波形として見ると、符号化の際に求めた
予測値の変化にほぼ対応した波形を示すもので、
出力アンプ３８を介してスピーカ４０に供給され
るので、スピーカ４０からは階名音が発生され
る。 なお、上記説明では、ピアノ音又は階名音がそ
れぞれ単独で発音されるようにしたが、オートピ
アノモードAP又はオート階名モードADの場合
には、ピアノ音発生処理及び階名音発生処理が時
分割的に実行されるので、スピーカ４０からは、
ピアノ音及び階名音が同時的に発生されうる。 タイミング信号発生回路 第２図は、タイミング信号発生回路１８の詳細
構成を示すものである。 分周回路５０は、第３図に示すように1.46［μs］
の周期をもつマスタークロツク信号φ_Mを分周し
て互いに逆位相のクロツク信号φ₁及びφ₂を第３
図に示すように発生するものである。クロツク信
号φ₁及びφ₂はいずれも2.91［μs］の周期を有する。 分周回路５２は、分周回路５０の出力信号を分
周してピアノエンベロープ形成用の高速クロツク
信号φ_H及び低速クロツク信号φ_Lを発生すると共
に、テンポ設定用の基準クロツク信号TCL₀を発
生するものである。高速クロツク信号φ_Hは0.47
［ｍｓ］の周期を有し、低速クロツク信号φ_Lは
9.32［ｍｓ］の周期を有し、基準クロツク信号
TCL₀は18.64［ｍｓ］の周期を有する。 シフトレジスタ回路５４は、電源投入に同期し
て発生されるイニシヤルクリア信号ICによつて
リセツトされるもので、リセツト時の出力Q₀〜
Q₇に応じたNORゲート５６の出力信号“１”を
ORゲート５８を介してデータ入力Ｄとして受取
り、これをクロツク信号φ₁及びφ₂に応じてシフ
トすることにより出力Q₀〜Q₇として順次のタイ
ミング信号T₀〜T₇を第３図に示すように発生す
るものである。タイミング信号T₀〜T₇はいずれ
も23.3［μs］の周期を有すると共に、各タイミン
グパルスがクロツク信号φ₁の１周期に対応した
パルス幅を有するもので、時分割処理回路２４に
おける８チヤンネル分の時分割処理を制御するの
に使用される。 ORゲート６０は、タイミング信号T₁，T₃，
T₅及びT₇を入力とするもので、タイミング信号
TC₀を第３図に示すように発生する。また、OR
ゲート６２は、タイミング信号T₂，T₃，T₆及び
T₇を入力とするもので、タイミング信号TC₁を
第３図に示すように発生する。さらに、ORゲー
ト６４は、タイミング信号T₄〜T₇を入力とする
もので、タイミング信号TC₂を第３図に示すよう
に発生する。 ４進カウンタ６６は、イニシヤルクリア信号
ICによつてリセツトされた後、タイミング信号
T₇を計数するものである。NORゲート６８は、
カウンタ６６の出力Q₁と、カウンタ６６の出力
Q₂を反転するインバータ７０の出力とを入力と
するもので、タイミング信号φ_Aを第３図に示す
ように発生する。また、NORゲート７２は、カ
ウンタ６６の出力Q₁及びQ₂を入力とするもので、
タイミング信号φ_Bを第３図に示すように発生す
る。タイミング信号φ_A及びφ_Bはいずれも93.2［μs］
の周期を有する。 ORゲート７４は、タイミング信号φ_A及びφ_Bを
入力として第３図に示すようなタイミング信号
φ_A＋φ_Bを発生する。このタイミング信号φ_A＋φ_B
はインバータ７６を介してANDゲート７８に供
給され、タイミング信号T₂とAND演算される。
この結果、ANDゲート７８からは、第３図に示
すようにタイミング信号T₂₂が発生される。 演奏データ読出動作の詳細 演奏データ発生回路２２においては、第４図に
示すように、ROM（リード・オンリイ・メモリ）
からなる演奏データメモリ８０が設けられてお
り、このメモリ８０には第５図に示すようなフオ
ーマツトで20曲分の演奏データが記憶されてい
る。すなわち、第５図ａに示すように、０番地に
は曲Ａ（第１曲）の先頭番地を示す先頭アドレス
データが記憶され、以下番地進行にしたがつて曲
Ｂ、Ｃ、Ｄ……の演奏データが記憶されている。
また、各曲の演奏データは、曲Ａについて第５図
ｂに代表例を示すように、各々７ビツトのデータ
を順次に配置して成るメインルーチン部及びサブ
ルーチン部を含み、メインルーチン部にはテンポ
データの後に各音毎の音高・符長データが順次に
配置されると共に、音高・符長データ配列の途中
にサブルーチンに関する２バイトのデータ、すな
わちサブルーチンジヤンプデータ及び相対アドレ
スデータが配置され、サブルーチン部には各音毎
の音高・符長データが順次に配置されると共に、
音高・符長データ配列の末尾にサブルーチンリタ
ーンデータが配置されている。 メインルーチン部において、最終音の音高・符
長データの次には曲エンドデータ及び次曲（この
場合は曲Ｂ）の先頭アドレスデータが順次に配置
される。なお、最終曲（第20曲）については次曲
ということがないので、次曲の先頭アドレスデー
タに対応した位置に読出停止用のストツプデータ
が配置される。 テンポデータは、曲のテンポを設定するための
もので、上位４ビツトが識別コード（1110）とな
つており、残り３ビツトがテンポ値を表わす。 各音高・符長データは、各音毎に音高及び符長
を表わすもので、上位４ビツトが音高コード、残
り３ビツトが符長コードとなつている。音高コー
ドは、その最上位ビツトがオクターブコード、残
り３ビツトがノートコードとなつており、休符に
ついては音高コードの全ビツトが“０”にされ
る。 サブルーチンジヤンプデータは、サブルーチン
部へのジヤンプを指示するためのもので、上位４
ビツトが識別コード（1100）、残り３ビツトが不
使用となつている。サブルーチン部を設けたの
は、一曲中で同一個所をくりかえし演奏する場合
に該個所に対応する演奏データをくりかえし回数
分記憶しておくとメモリ容量が増大するので、該
個所の演奏データはサブルーチン部に記憶してお
き、必要に応じてサブルーチン部へジヤンプして
演奏し、その演奏が終つたら再び元の位置に戻つ
て（サブルーチンリターンして）演奏を行なうよ
うにすることによつてメモリ容量の低減を図るた
めである。 相対アドレスデータは、サブルーチン部の先頭
アドレス指定を可能にするためのもので、この相
対アドレスデータを記憶した番地に応じて相対的
に決まるアドレス値を示すものである。すなわ
ち、サブルーチン部の先頭番地をA_S番地とし、
相対アドレスデータの記憶番地をA_R番地とする
と、相対アドレスデータは（A_S−A_R）なるアド
レス値を示すものである。 曲エンドデータは、曲の終りを指示するための
もので、上位４ビツトが識別コード（1111）、残
り３ビツトが不使用となつている。 次曲の先頭アドレスデータは、次曲の演奏デー
タのうちの最初のデータ（テンポデータ）が記憶
されている番地を示すもので、上位２ビツトがい
ずれも“０”で、残り５ビツトが先頭アドレス値
を表わすようになつている。 サブルーチンリターンデータは、サブルーチン
部からメインルーチン部への戻り（リターン）を
指示するためのもので、上位４ビツトが識別コー
ド（1101）、残り３ビツトが不使用となつている。 演奏データ読出しに関して時分割処理回路２４
が基準クロツク計数データ発生処理（A1）、テン
ポクロツク計数データ発生処理（A2）及び読出
用アドレスデータ発生処理（A3）を時分割的に
実行することは前述した通りである。ここで、各
処理（A1）〜（A3）における処理タイミング及
び出力タイミングを前述のタイミング信号T₀〜
T₇について示すと、次の第１表の通りである。

【表】 この第１表によれば、処理タイミングに比べて
出力タイミングがT₀〜T₇のようなタイミング信
号におけるパルス２個分、すなわちクロツク信号
φ₁の２周期分遅れていることがわかる。 時分割処理回路２４においては、第６図に示す
ように、12ビツトの全加算器８２と、この全加算
器８２の出力S₁〜S₁₂をそれぞれ入力A₁〜A₁₂と
して帰還するための８ステージ／12ビツトのシフ
トレジスタ回路８４とが設けられており、このシ
フトレジスタ回路８４は各ビツト毎に入力をクロ
ツク信号φ₂で取込み、クロツク信号φ₁で送出す
る１ステージ／１ビツトの２相シフトレジスタ
SFを８個縦続した構成になつている。シフトレ
ジスタSFのブロツク内に記載されている数字
「１」は、例えば第３図のT₀のようなタイミング
信号を入力した場合、その１パルス分（クロツク
信号φ₁の１周期分）遅れたT₁のような出力信号
が得られることを意味し、このことは第６図又は
第４図において内部に数字が記載された同様のブ
ロツクについて類推適用される。例えば、「６」
が記載されたブロツクは６パルス分の遅延を与え
る６ステージ／１ビツトのシフトレジスタであ
る。 時分割処理回路２４の出力信号としては、シフ
トレジスタ回路８４の２ステージ目の出力D₁〜
D₁₂が取り出されるようになつており、このこと
は、第１表の説明で出力タイミングが処理タイミ
ングより２パルス分遅れると述べたことに対応し
ている。 演奏データ読出動作においては、全加算器８２
及びシフトレジスタ回路８４の下位６ビツトの部
分が８ステージ／６ビツトの時分割カウンタとし
て使用される。 いま、鍵盤においてF₄鍵を押して電源を投入
したものとすると、第４図の回路では、ラツチ回
路８６がイニシヤルクリア信号ICに応じて鍵盤
回路２０からの高音データKPCをラツチする。
この音高データKPCは、F₄鍵盤に対応した音高
を示すもので、これに応じてコード検出回路８８
はF₄鍵検出信号F4＝“１”を発生し、セレクタ９
０を入力Ａ選択状態にする。このとき、コード検
出回路８８から送出される無押鍵信号NKは、押
鍵ありなので“０”であり、この信号“０”はイ
ンバータ９２を介してチツプイネーブル信号CE
＝“１”として演奏データメモリ８０に供給され
る。このため、メモリ８０からは、０番地のデー
タ、すなわち曲Ａの先頭アドレスデータが読出さ
れ、セレクタ９０を介してラツチ回路９４に供給
され、そこにORゲート９６からのイニシヤルク
リア信号ICに応じてラツチされる。 そして、T₁及びφ₂のタイミングになると、
ANDゲート９８が出力信号“１”を発生するの
で、これに応じてラツチ回路１００にはラツチ回
路９４からのF₄鍵に対応した音高データがラツ
チされると共にラツチ回路１０２には第６図の時
分割カウンタからのアドレスデータD₁〜D₆がラ
ツチされる。このアドレスデータD₁〜D₆は全ビ
ツト“０”である。なぜならば、第４図におい
て、Ｒ−Ｓフリツプフロツプ１０１がイニシヤル
クリア信号ICによつてリセツトされると、第６
図の全加算器８２は第４図のANDゲート１０３
の出力信号“０”によりT₇のタイミングでリセ
ツト解除され、時分割カウンタのT₇のチヤンネ
ルは計数値ゼロであるからである。 ラツチ回路１００のラツチデータ及びラツチ回
路１０２のラツチデータはそれぞれ上位アドレス
データ及び下位アドレスデータとしてメモリ８０
に供給されるので、メモリ８０からは曲Ａのテン
ポデータが読出される。 このテンポデータはデコーダ１０４に供給さ
れ、これに応じてデコーダ１０４はテンポデータ
検出信号TEM＝“１”を発生する。この検出信号
TEMはANDゲート１０６に供給され、ANDゲ
ート１０６はT₆のタイミングで出力信号“１”
を発生し、この出力信号“１”に応じてラツチ回
路１０８はメモリ８０からのテンポデータをラツ
チする。 テンポデータ検出信号TEMはORゲート１１
０を介してアドレス歩進信号ADUとして第６図
のANDゲート１１２に供給され、ANDゲート１
１２はT₇のタイミングで出力信号“１”を発生
する。この出力信号“１”はORゲート１１４及
び１１６を介して全加算器８２にキヤリイ入力C_i
として供給されるので、時分割カウンタのT₇の
チヤンネルは計数値１となる。この計数値１を示
すアドレスデータD₁〜D₆は、T₁のタイミングで
シフトレジスタ回路８４から送出され、T₁及び
φ₂のタイミングで第４図のラツチ回路１０２に
ラツチされる。このため、メモリ８０からは、曲
Ａの第１音目の音高・符長データが読出される。 このときの読出データのうち、音高データはデ
コーダ１０４及びラツチ回路１１８に供給され、
符長データはデコーダ１２０に供給される。デコ
ーダ１０４は音高データを受取ると、その５つの
出力信号がすべて“０”になり、これに応じて
NORゲート１２２が音高データ検出信号PC＝
“１”を発生する。この検出信号PCはANDゲー
ト１２４に供給され、ANDゲート１２４はT₆の
タイミングで出力信号“１”を発生し、これに応
じてラツチ回路１１８はメモリ８０からの音高デ
ータをラツチする。従つて、ラツチ回路１１８か
らは、第１音目の音高データが音高データMPC
として送出される。 また、この音高データMPCの送出タイミング
と同じT₆のタイミングでゲート回路１２６が導
通するので、第１音目の符長データをデコーダし
たデコーダ１２０の出力はゲート回路１２６を介
してROMからなる符長コードメモリ１２８に供
給される。このメモリ１２８は、符長種類（例え
ば４分音符長）に応じたデコーダ１２０の出力を
第６図の時分割カウンタの計数出力との比較が可
能なようにコード化するもので、このメモリ１２
８からの符長コードデータはオア回路１３０を介
して比較回路１３２に供給される。 ところで、先にラツチ回路１０８にラツチされ
たテンポデータは、インバータ１３４の出力信号
に応じてT₆以外のタイミングで導通するゲート
回路１３６を介してROMからなるテンポコード
メモリ１３８に供給される。このメモリ１３８
は、テンポデータの下位３ビツトからなるテンポ
値データを第６図の時分割カウンタの計数出力と
の比較が可能なようにコード変換するもので、こ
のメモリ１３８からのテンポコードデータはオア
回路１３０を介して比較回路１３２に供給され
る。 第６図において、ANDゲート１４０は、T₀の
タイミングでテンポ設定用の基準クロツク信号
TCL₀を送出すようになつており、この基準クロ
ツク信号TCL₀はORゲート１１４及び１１６を
介して全加算器８２にキヤリイ入力C_iとして供給
される。このため、時分解カウンタのT₀のチヤ
ンネルは、基準クロツク信号TCL₀を計数するた
びに計数値が１ずつ増大する。そして、このよう
な計数動作に基づく基準クロツク計数デーダD₁
〜D₆はT₂のタイミング毎に第４図の比較回路１
３２に供給され、メモリ１３８からのテンポコー
ドデータと比較される。 比較回路１３２において、基準クロツク計数デ
ータとテンポコードデータとコード一致すると、
一致信号EQが発生される。この一致信号EQはシ
フトレジスタ１４２及び１４４を介してテンポク
ロツク信号TCLとして第６図のANDゲート１４
６に供給され、ANDゲート１４６からはT₄のタ
イミングでテンポクロツク信号TCLが送出され
る。 また、第４図において、シフトレジスタ１１４
から送出されるテンポクロツク信号TCLはシフ
トレジスタ１４８を介してANDゲート１５０に
供給される。このとき、ANDゲート１５０には
第１図のORゲート１６からオートピアノモード
又はオート階名モードであることを示す出力信号
“１”が供給されており、ANDゲート１５０は
T₀のタイミングでテンポクロツク信号TCLを送
出する。このテンポクロツク信号TCLはORゲー
ト１５２を介してリセツト信号RSTとして第６
図の全加算器８２に供給され、これをリセツトさ
せる。このため、時分割カウンタのT₀のチヤン
ネルは全ビツト“０”になり、この後、前記した
と同様に基準クロツク信号TCL₀を計数する。 上記のような比較・計数動作の結果、第６図の
ANDゲート１４６からは、曲Ａのテンポデータ
の示すテンポ値に対応した周波数を有するテンポ
クロツク信号TCLが送出される。そして、この
テンポクロツク信号TCLは、ORゲート１１４及
び１１６を介して全加算器８２に入力されるの
で、時分割カウンタのT₄のチヤンネルはテンポ
クロツク信号TCLを計数するたびに計数値が１
ずつ増大する。 このような計数動作に基づくテンポクロツク計
数データD₁〜D₆はT₆のタイミング毎に第４図の
比較回路１３２に供給され、メモリ１２８からの
第１音目の符長コードデータと比較される。そし
て、このような比較動作においてテンポクロツク
計数データと符長コードデータとがコード一致す
ると、一致信号EQが発生される。この一致信号
EQはシフトレジスタ１４２を介して符長終了タ
イミング信号LETとしてORゲート１１０に供給
され、このORゲート１１０からアドレス歩進信
号ADUとして第６図のANDゲート１１２に供給
される。 このときの符長終了タイミング信号LETは、
第１音目の音符長の終了タイミングを示すもの
で、T₇のタイミングでANDゲート１１２から
ORゲート１１４及び１１６を介して全加算器８
２に入力される。このため、時分解カウンタの
T₇のチヤンネルは計数値が１だけ増大する。こ
の計数値増大に対応したアドレスデータD₁〜D₆
はT₁のタイミングでシフトレジスタ回路８４か
ら送出され、T₁及びφ₂のタイミングで第４図の
ラツチ回路１０２にラツチされる。従つて、メモ
リ８０からは、曲Ａの第２音目の音高・符長デー
タが読出される。 また、シフトレジスタ１４２からの符長終了タ
イミング信号LETはシフトレジスタ１４４及び
１４８を介してANDゲート１５３に供給され、
これに応じてANDゲート１５３はT₄のタイミン
グで出力信号“１”を発生す。この出力信号
“１”はORゲート１５２を介して第６図の全加
算器８２にリセツト信号RSTとして供給され、
これをリセツトさせる。このため、時分割カウン
タのT₄のチヤンネルは全ビツト“０”になり、
この後、前記したと同様に第２音目の符長データ
に関してテンポクロツク信号TCLを計数する。 そして、上記したと同様の符長測定・アドレス
歩進動作がくりかえされることによりラツチ回路
１１８からは次々に音高データMPCが送出され
る。 上記のような音高・符長データ読出動作が進行
していくと、やがてメモリ８０からはT₁及びφ₂
のタイミングでサブルーチンジヤンプデータが読
出され、これに応じてデコーダ１０４がサブルー
チンジヤンプ検出信号SUB・Ｊ＝“１”を発生す
る。この検出信号SUB・ＪはT₆のタイミングで
ラツチ回路１５４にラツチされる。また、検出信
号SUB・ＪはORゲート１１０を介して第６図の
ANDゲート１１２に供給され、このANDゲート
１１２からORゲート１１４及び１１６を介して
T₇のタイミングで全加算器８２に入力される。
このため、時分割カウンタのT₇のチヤンネルは
計数値が１だけ増大し、この計数値増大に対応し
たアドレスデータD₁〜D₆はT₁のタイミングでシ
フトレジスタ回路８４から送出される。このアド
レスデータD₁〜D₆は相対アドレスデータの記憶
番地A_Rを示すものである。 このT₁のタイミングでは、ラツチ回路１５４
のラツチ信号SUB・Ｊがラツチ回路１５６にラ
ツチされる一方、ラツチ回路１５８には、ラツチ
回路１５４のラツチ信号SUB・Ｊに応じてAND
ゲート１６０からT₁及びφ₂のタイミングで発生
される出力信号に基づいて、番地A_Rを示すアド
レスデータがラツチされる。また、これと同時に
ラツチ回路１０２には、T₁及びφ₂のタイミング
で番地A_Rを示すアドレスデータがラツチされ、
これに応じてメモリ８０からは相対アドレスデー
タが読出される。この相対アドレスデータはサブ
ルーチン部の先頭番地をA_Sとすると、（A_S−A_R）
なる番地を示すものである。 次に、T₇のタイミングになると、ANDゲート
１６２がラツチ回路１５６のラツチ信号SUB・
Ｊに応じて出力信号“１”を発生し、これに応じ
てゲート回路１６４が導通する。このため、メモ
リ８０から読出された相対アドレスデータは、ゲ
ート回路１６４及びオア回路１６６を介し、さら
に第６図のORゲート群１６８を介して全加算器
８２に入力B₁〜B₆として供給される。このとき、
全加算器８２の入力A₁〜A₆としては、番地A_Rを
示すアドレスデータが供給されているので、全加
算器８２の出力S₁〜S₆としては、サブルーチン部
の先頭番地A_Sを示すアドレスデータが得られ、
このアドレスデータはT₁のタイミングでシフト
レジスタ回路８４から送出され、第４図のラツチ
回路１０２にT₁及びφ₂のタイミングでラツチさ
れる。この結果、メモリ８０からはサブルーチン
部の音高・符長データが前述のメインルーチン部
の場と同様にして順次に読出される。 この後、サブルーチン部の最終音の符長終了タ
イミングになると、メモリ８０からはT₁及びφ₂
のタイミングでサブルーチンリターンデータが読
出され、これに応じてデコーダ１０４がサブルー
チンリターン検出検出信号SUB・Ｒ＝“１”を発
生する。この検出信号SBU・ＲはANDゲート１
７０に供給され、これに応じてANDゲート１７
０はT₇のタイミングで出力信号“１”を発生し
てゲート回路１７２を導通させる。このため、ラ
ツチ回路１５８にラツチされていた番地A_Rを示
すアドレスデータは、ゲート回路１７２及びオア
回路１６６を介し、さらに第６図のORゲート群
１６８を介して全加算器８２に入力B₁〜B₆とし
て供給される。このとき、検出信号SUB・Ｒは
NORゲート１７４の出力信号を“０”にして
ANDゲート群１７６中の各ANDゲートを非導通
状態にするので、全加算器８２の入力A₁〜A₁₂は
いずれも“０”である。 また、検出信号SUB・Ｒは第４図のORゲート
１１０を介して第６図のANDゲート１１２に供
給され、これに応じてANDゲート１１２は前述
のANDゲート１７０と同じT₇のタイミングで出
力信号“１”を発生する。この出力信号“１”は
ORゲート１１４及び１１６を介して全加算器８
２にキヤリイ入力C_iとして供給されるので、全加
算器８２の出力S₁〜S₆としては、（A_R＋１）番地
（すなわち相対アドレスデータの記憶番地の次の
番地）を示すアドレスデータが得られる。このア
ドレスデータはT₁のタイミングでシフトレジス
タ回路８４から送出され、T₁及びφ₂のタイミン
グで第４図のラツチ回路１０２にラツチされる。
この結果、メモリ８０からはメインルーチン部の
相対アドレスデータの次の音高・符長データが読
出され、以下、サブルーチンジヤンプ以前と同様
に音高・符長データ読出動作が行なわれる。 この後、メインルーチン部の最終音の符長終了
タイミングになると、メモリ８０からは曲エンド
データが読出され、これに応じてデコーダ１０４
は曲エンド検出信号END＝“１”を発生する。こ
の検出信号ENDはORゲート１１０を介して第６
図のANDゲート１１２に供給されるので、時分
割カウンタのT₇のチヤンネルは計数値が１だけ
増大する。そして、この計数値増大に対応したア
ドレスデータに基づいてメモリ８０からはT₁及
びφ₂のタイミングで次曲Ｂの先頭アドレスデー
タが読出される。 また、検出信号ENDは、デイレイ（Ｄ）回路
１７８に供給される。このデイレイ回路１７８
は、T₆のタイミングで入力を取込み、T₁のタイ
ミングで送出する２相シフトレジスタからなるも
ので、その出力信号はANDゲート１８０に供給
されてF₄鍵検出信号Ｆ４及びタイミング信号T₆
とAND演算されるようになつている。このため、
次のT₆のタイミングになると、ANDゲート１８
０が出力信号LT＝“１”を発生する。この出力信
号LTはORゲート９６を介してラツチ回路９４
に供給され、これに応じてラツチ回路９４はメモ
リ８０からセレクタ９０を介して供給される次曲
Ｂの先頭アドレスデータをラツチする。 出力信号LTはまた、ANDゲート１８２に供給
され、これに応じてANDゲート１８２はT₇のタ
イミングで出力信号“１”を発生する。この出力
信号“１”はORゲート１５２を介して第６図の
全加算器８２をリセツトさせるので、時分割カウ
ンタのT₇のチヤンネルは計数値ゼロとなる。 この計数値ゼロに対応したアドレスデータは
T₁のタイミングでシフトレジスタ回路８４から
送出され、T₁及びφ₂のタイミングで第４図の
ANDゲート９８の出力信号“１”に応じてラツ
チ回路１０２にラツチされる。また、このときの
ANDゲート９８の出力信号“１”はラツチ回路
１００に供給され、これに応じてラツチ回路１０
０はラツチ回路９４からの次曲Ｂの先頭アドレス
データをラツチする。このため、メモリ８０から
は、次曲Ｂのテンポデータが読出され、以下、前
述の曲Ａの場合と同様の演奏データ読出動作が曲
Ｂについて行なわれる。 そして、上記したと同様の演奏データ読出動作
が曲Ｃ、Ｄ……について順次に行なわれ、終局的
にはメモリ８０から最終曲の末尾のストツプデー
タが読出され、これに応じてデコーダ１０４はス
トツプ検出信号STP＝“１”を発生する。この検
出信号STPは、ORゲート１８４を介して前述の
デイレイ回路１７８と同様のデイレイ回路１８６
に供給される。このため、フリツプフロツプ１０
１はT₆の次のT₁のタイミングでセツトされ、そ
の出力Ｑ＝“１”に応じてANDゲート１０３は
T₇のタイミングで出力信号“１”発生する。こ
の出力信号“１”はORゲート１５２を介して第
６図の全加算器８２をリセツトさせるので、時分
割カウンタのT₇のチヤンネルは計数値ゼロにな
り、以後この状態を続ける。従つて、メモリ８０
からのデータ読出しは停止される。 上記したのは、全曲演奏の場合の演奏データ読
出動作であるあ、単曲選択演奏の場合の演奏デー
タ読出動作は次の通りである。 この場合、鍵盤では、F₄鍵以外の所望の曲に
対応した鍵を押す。すると、第４図の回路では、
イニシヤルクリア信号ICに応じて押圧鍵に対応
した音高データKPCがラツチ回路８６にラツチ
される。この音高データKPCはF₄鍵以外の鍵に
対応した音高を示すものであるので、コード検出
回路８８のF₄鍵検出信号Ｆ４は“０”であり、
セレクタ９０は入力Ｂを選択する状態にある。こ
のため、ラツチ回路８６からの音高データKPC
はセレクタ９０を介してラツチ回路９４に供給さ
れ、そこにORゲート９６からのイニシヤルクリ
ア信号ICに応じてラツチされる。また、コード
検出回路８８からの無押鍵信号NKは“０”であ
るので、メモリ８０のチツプイネーブル信号CE
は“１”になる。 そして、T₁及びφ₂のタイミングになると、
ANDゲート９８の出力信号“１”に応じてラツ
チ回路１００にはラツチ回路９４からの選択曲に
対応した音高データが、ラツチ回路１０２には第
６図の時分割カウンタからの全ビツト“０”のア
ドレスデータがそれぞれラツチされる。このた
め、メモリ８０からは、選択曲の演奏データのう
ちテンポデータがまず読出され、しかる後各音毎
の音高・符長データ等が前述の曲Ａの場合と同様
に読出される。 このような読出動作が進行していくと、やがて
メモリ８０からは曲エンドデータが読出され、こ
れに応じてデコーダ１０４から曲エンド検出信号
END＝“１”が発生される。この検出信号END
の発生に応じてメモリ８０からは前述したように
次曲の先頭アドレスデータが読出されるが、この
先頭アドレスデータはセレクタ９０が入力Ｂ選択
状態であるので、ラツチ回路９４には供給されな
い。また、ラツチ回路９４は、F₄鍵検出信号Ｆ
４＝“０”によりANDゲート１８０が非導通であ
るのでラツチ動作しない。 検出信号ENDは、ANDゲート１８８に供給さ
れ、F₄鍵検出信号Ｆ４を入力とするインバータ
１９０の出力とAND演算される。このとき、F₄
鍵検出信号Ｆ４は“０”であるので、ANDゲー
ト１８８は出力信号“１”を発生し、この出力信
号“１”はORゲート１８４を介してデイレイ回
路１８６に供給される。このため、前述のストツ
プデータ読出しの場合と同様にして第６図の時分
割カウンタのT₇のチヤンネルがリセツト状態と
なり、メモリ８０からの以後のデータ読出しは停
止される。 なお、電源投入時において、鍵盤でいずれの鍵
も押されていないと、コード検出回路８８からの
無押鍵信号NKが“１”になるので、チツプイネ
ーブル信号CEが“０”になり、メモリ８０から
のデータ読出しは禁止される。 ピアノ音発生動作の詳細 ピアノ音発生に関して時分割処理回路２４が分
周出力発生処理（B1）及びエンベロープデータ
発生処理（B2）を時分割的に実行することは前
述した通りである。ここで、各処理（B1）及び
（B2）における処理タイミング及び出力タイミン
グを前述のタイミング信号T₀〜T₇について示す
と次の第２表の通りである。

【表】 この第２表によれば、処理タイミングに対する
出力タイミングの遅れは第１表の場合と同様であ
ることがわかる。 第６図において、全加算器８２及びシフトレジ
スタ回路８４は、T₅のタイミングでは最下位ビ
ツトから７ビツト目までの部分が７ビツトカウン
タとして使用されて分周出力DOを送出すると共
に、T₆のタイミングでは最下位ビツトから９ビ
ツト目までの部分が９ビツトカウンタとして使用
されてD₂〜D₉の８ビツトのエンベロープデータ
を送出する。 分周出力発生処理において、ANDゲート１９
２には、第１図の分周制御データメモリ３０から
分周制御データDVCの最下位ビツトの信号が入
力され、この信号T₅のタイミングでORゲート群
１９４中の最下位ビツトのORゲートを介してシ
フトレジスタSFに入力されるようになつている。
また、ANDゲート群１９６において、全加算器
８２の出力S₁、S₂……S₇を入力するとANDゲー
トにはキヤリイ入力C_i、キヤリイ出力C₁、C₂……
C₆がそれぞれ入力されると共に、分周制御デー
タDVCの２ビツト目から７ビツト目の信号がそ
れぞれ入力されるようになつており、ANDゲー
ト群１９６中の各ANDゲートの出力信号はNOR
ゲート１９８に入力されるようになつている。 ラツチ回路２００は、T₅及びφ₂のタイミング
でANDゲート２０２の出力信号“１”に応じて
NORゲート１９８の出力信号をラツチするもの
で、NORゲート１９８の出力信号が“１”であ
るとき、ラツチした信号“１”を送出するように
なつている。この信号“１”はT₅のタイミング
でANDゲート２０４を介し、さらにORゲート１
１６を介して全加算器８２にキヤリイ入力C_iとし
て供給される。このため、全加算器８２にパルス
を入力すべきか否かはT₅のタイミング毎にNOR
ゲート１９８の出力信号“１”又は“０”に応じ
て制御される。 上記構成の結果、７ビツトカウンタのT₅のチ
ヤンネルの計数動作は分周制御データDVCに応
じて制御されるようになり、同カウンタの５〜７
ビツト目からは所望の音名（例えばＦ）に対応し
た分周信号D₅，D₆及びD₇が得られる。これらの
分周信号D₅〜D₇はD₅よりD₆が、D₆よりD₇がそれ
ぞれ1/2ずつ周波数が低いもので、分周出力DO
として第７図の時分割出力回路３２に供給され
る。なお、分周出力DOをT₅のタイミングにおけ
る計数データとして見た場合には、この計数デー
タはシフトレジスタ回路８４から第７図の回路に
T₇のタイミングで供給される。 第７図において、分周信号D₅及びD₆はセレク
タ２０６にそれぞれ入力Ａ及びＢとして供給さ
れ、分周信号D₆及びD₇はセレクタ２０８にそれ
ぞれの入力Ａ及びＢとして供給される。セレクタ
２０６及び２０８の選択動作は、オクターブコー
ド信号OCT及びタイミング信号T₇を入力とする
とANDゲート２１０の出力信号からなる選択信
号SAに応じて制御される。 オクターブコード信号OCTが“０”であると
き（F₂〜E₃音の属するオクターブのとき）、選択
信号SAは“０”であるので、セレクタ２０６は
分周信号D₆を、セレクタ２０８は分周信号D₇を
それぞれ選択送出する。ANDゲート２１２は、
セレクタ２０６及び２０８の出力が共に“１”に
なるたびに出力信号“１”を発生し、この出力信
号“１”は第６図のSFと同様のシフトレジスタ
２１４を介してT₀のタイミングで送出される。
この場合、一例として音名Ｆに関して分周信号
D₅〜D₇が発生されたものとすれば、シフトレジ
スタ２１４からはF₂音に対応した周波数を有す
る方形波状の音源信号TGが得られる。 また、オクターブコード信号OCTが“１”で
あるとき（F₃〜E₄音の属するオクターブのとき
及びF₄音のとき）、選択信号SAはT₇のタイミン
グ毎に“１”になるので、セレクタ２０６は分周
信号D₅を、セレクタ２０８は分周信号D₆をそれ
ぞれ選択送出する。ANDゲート２１２は、セレ
クタ２０６及び２０８の出力が共に“１”になる
たびに出力信号“１”を発生し、この出力信号
“１”はシフトレジスタ２１４を介してT₀のタイ
ミングで送出される。この場合、前述例と同じく
音名Ｆに関して分周信号D₅〜D₇が発生されたも
のとすれば、シフトレジスタ２１４からはF₃音
に対応した周波数を有する方形波状の音源信号
TGが得られる。なお、F₄音については、分周信
号D₅の周波数が音名Ｆの場合の２倍になるよう
に分周制御データDVCの値を定めてあるので、
オクターブコード信号OCTが“１”のときにF₄
音に対応した周波数の音源信号TGが得られる。 エンベロープデータ発生処理において、第６図
の回路では、イニシヤルクリア信号ICに応じて
ANDゲート２１６がT₆のタイミングで出力信号
“１”を発生する。この出力信号“１”は、OR
ゲート群１９４を介して９ビツトカウンタのT₆
のチヤンネルを全ビツト“１”にする。これは、
電源投入時にピアノエンベロープの振幅レベルを
ゼロにしてピアノ発音を禁止するためである。 この後、ピアノ音発生のための発音可能化信号
PKOが発生されると、この信号PKOは、微分回
路２１８により立上り微分される。この微分回路
２１８の微分出力に応じてANDゲート２２０は
T₆のタイミングで出力信号“１”を発生する。
この出力信号“１”は、ORゲート群１９４中の
９ビツト目のORゲートを介してシフトレジスタ
回路８４の第１ステージの９ビツト目のシフトレ
ジスタに入力される一方、NORゲート１７４の
出力信号を“０”にしてANDゲート群１７６中
の各ANDゲートを非導通にすることにより全加
算器８２の入力A₁〜A₉を全ビツト“０”にする。 この結果、発音可能化信号PKOの立上り時に
は、９ビツトカウンタのT₆のチヤンネルにおい
て９ビツト目が“１”になると共に、最下位ビツ
トから８ビツト目までがすべて“０”になり、そ
の２ビツト目から９ビツト目までの８ビツトのデ
ータ「00000001」はシフトレジスタ回路８４を介
してT₀のタイミングでエンベロープデータD₂〜
D₉として第７図の回路に供給される。 次のT₆のタイミングになると、シフトレジス
タ回路８４の第８ステージの８ビツト目のシフト
レジスタから出力信号“０”が送出され、この出
力信号“０”は周波数切換信号FCとして第７図
のセレクタ２２２に供給される。 第７図において、ラツチ回路２２４は、ORゲ
ート２２６からのタイミング信号T₀及びクロツ
ク信号φ₂を入力とするANDゲート２２８の出力
信号に応じてT₀及びφ₂のタイミングでエンベロ
ープデータD₂〜D₉及び音源信号TG（シフトレジ
スタ２１４の出力）をラツチするもので、前述の
発音可能化信号PKOの立上り時には８ビツトの
エンベロープデータとして最上位ビツト（D₉に
対応）のみ“１”のデータを送出する。このデー
タの各ビツトの信号はNANDゲート２３０に入
力されるので、NANDゲート２３０は出力信号
“１”を発生し、この出力信号“１”はT₂のタイ
ミングでラツチ回路２３２にラツチされ、AND
ゲート２３４に供給される。このため、ADNゲ
ート２３４は、T₆及びφ_Aのタイミングで出力信
号“１”を発生し、この出力信号“１”はセレク
タ２２２にイネーブル信号ENとして供給され
る。 セレクタ２２２は、イネーブル信号ENに応じ
てイネーブル状態になると、周波数切換信号FC
からなる選択信号SA＝“０”に応じて入力Ｂとし
ての高速クロツク信号φ_Hを選択送出し、この高
速クロツク信号φ_Hは第６図のORゲート１１４及
び１１６を介して全加算器８２にキヤリイ入力C_i
として供給される。このため、９ビツトカウンタ
のT₆のチヤンネルは高速クロツク信号φ_Hに応じ
て比較的速い速度で計数値が増大する。 このような計数値増大が進行していくと、やが
てシフトレジスタ回路８４の第８ステージの８ビ
ツト目のシフトレジスタから出力信号“１”が送
出され、この出力信号“１”は周波数切換信号
FCとして第７図のセレクタ２２２に供給される。
このため、セレクタ２２２は選択信号SAが“１”
となり、入力Ａとしての低速クロツク信号φ_Lを
選択送出する。従つて、９ビツトカウンタのT₆
のチヤンネルは、これ以後低速クロツク信号φ_L
に応じて比較的遅い速度で計数値が増大する。そ
して、９ビツトカウンタの２ビツト目から７ビツ
ト目までがすべて“１”になると、第７図の
NANDゲート２３０の８つの入力ビツトがすべ
て“１”になるので、、NANDゲート２３０は出
力信号“０”を発生し、これに応じてT₂の後の
T₆及びφ_Aのタイミングでセレクタ２２２がデイ
スエーブル状態となる。従つて、９ビツトカウン
タのT₆のチヤンネルにおける計数値増大は阻止
される。 ９ビツトカウンタにおける上記のような計数値
変化に対応した個々の計数データはいずれもエン
ベロープデータD₂〜D₉としてラツチ回路２２４
を介して反転回路２３６に供給され、各ビツト毎
に排他的ORゲートによる反転処理を受ける。こ
の反転処理は、ラツチ回路２２４からのエンベロ
ープデータの数値変化が「00000001」から
「11111111」までとなつているのを、「11111110」
から「00000000」までとなるようにするもので、
ピアノエンベロープを倒立形から正立形に変更す
ることに相当する。 反転回路２３６においては、タイミング信号
TC₂をインバータ２３８で反転した信号₂が
ORゲート２４０から供給されるのに応じて反転
処理が行なわれる。すなわち、反転回路２３６か
らは、タイミング信号TC₂が“０”であるT₀〜
T₃の期間に反転処理を受けたエンベロープデー
タが送出される。 そして、このようにして順次に送出されるエン
ベロープデータはゼロレベルから所定のアタツク
レベルまで立上つた後、比較的急峻なデイケイカ
ーブにしたがつて所定値まで低下し、そこからさ
らに比較的ゆるやかなデイケイカーブにしたがつ
てゼロレベルまで低下するようなピアノエンベロ
ープを表現するものとなる。ここで、ゼロレベル
は、反転回路２３６の出力K₁〜K₇がすべて“０”
（D₂〜D₈がすべて“１”）の状態に対応し、所定
のアタツクレベルは、反転回路２３６の出力K₁
〜K₇がすべて“１”（D₂〜D₈がすべて“０”）の
状態に対応し、所定値は、反転回路の出力K₁〜
K₇のうちK₇のみが“０”（D₂〜D₈のうちD₈のみ
が“１”）の状態に対応する。また、比較的急峻
なデイケイカーブは、高速クロツク信号φ_Hの計
数データによつて表現され、比較的ゆるやかなデ
イケイカーブは、低速クロツク信号φ_Lの計数デ
ータによつて表現されるものである。 ANDゲート２４２は、NANDゲート２３０の
出力信号、音源信号TG及びインバータ２３８の
出力信号₂を入力するもので、エンベロープデ
ータ形成処理中においてタイミング信号TG₂が
“０”であるT₀〜T₃の期間に音源信号TGを送出
する。この音源信号TGは、ORゲート２４４を
介してANDゲート２４６に供給される。 シフター回路２４８は、後述のＤ／Ａ変換処理
を少ないビツト数で可能にするための制御入力
Ａ、Ｂ及びＣに応じてビツトシフト処理を行なう
もので、制御入力Ａが“１”ならば反転回路２３
６の出力K₃〜K₈を送出し、制御入力Ｂが“１”
ならば反転回路２３６の出力K₂〜K₇を送出し、
制御入力Ｃが“１”ならば反転回路２３６の出力
K₁〜K₆を送出するようになつている。ピアノ音
発生処理中においては、前述のように信号D₉が
常に“１”であるので、反転回路２３６の出力
K₈は常に“０”であり、この出力K₈からなる制
御入力Ａは“０”である。このため、シフター回
路２４８は制御入力Ｂ及びＣに応じたシフト処理
を行なう。 制御入力Ｂを形成するための回路において、
ANDゲート２８８は、反転回路２３６の出力K₈
を反転するインバータ２９０の出力と、反転回路
２３６の出力K₇と、タイミング信号TC₀とを入
力とするもので、第２最上位ビツトK₇が“１”
である（振幅レベルが比較的高い）ことを検知し
てT₀〜T₃の期間中にT₁及びT₃の２度のタイミン
グで出力信号“１”を発生する。これらの出力信
号“１”は制御入力Ｂとしてシフター回路２４８
に供給され、これに応じてシフター回路２４８は
T₀〜T₃の期間中にK₂〜K₇の６ビツトのデータを
エンベロープデータEVとして２回送出する。 また、制御入力Ｃを形成するための回路におい
て、ANDゲート２９２は、インバータ２９０の
出力と、出力K₇を反転するインバータ２９４の
出力と、タイミング信号TC₀及びTC₁とを入力と
するもので、第２最上位ビツトK₇が“０”であ
る（振幅レベルが比較的低い）ことを検知して
T₀〜T₃の期間中にT₃のタイミングで出力信号
“１”を発生する。この出力信号“１”は制御入
力Ｃとしてシフター回路２４８に供給され、これ
に応じてシフター回路２４８はT₀〜T₃の期間中
にK₁〜K₆の６ビツトのデータをエンベロープデ
ータEVとして１回送出する。 ORゲート２９６は、反転回路２３６の出力K₈
と、ANDゲート２８８の出力と、ANDゲート２
９２の出力とを入力とするもので、T₀〜T₃の期
間中において、K₇＝“１”が検知されたときはT₁
及びT₃の２度のタイミングで出力信号“１”を
発生し、K₇＝“０”が検知されたときはT₃のタイ
ミングで出力信号“１”を発生する。このように
してORゲート２９６から発生される出力信号
“１”はANDゲート２４６を導通させるので、
ORゲート２４４からの音源信号TGは、T₀〜T₃
の期間中にANDゲート２４６から２回又は１回
前述のエンベロープデータ送出に同期して送出さ
れる。 ANDゲート２４６からの音源信号TG及びシ
フター回路２４８からのエンベロープデータEV
は第８図のＤ／Ａ変換回路３６に供給される。 Ｄ／Ａ変換回路３６にあつては、６ビツトの入
力データ（EV又はAM）の上位２ビツトをデコ
ードする第１のデコーダ２９８と、入力データの
残り４ビツトをデコードする第２のデコーダ３０
０と、これらデコーダ２９８及び３００と共に
Ｄ／Ａ変換器を構成するアナログ電圧発生回路３
０２と、このアナログ電圧発生回路３０２に制御
入力（TG又はSG）に応じた電源電圧を供給する
電源回路３０４と、アナログ電圧発生回路３０２
の出力電圧のパルス幅をクロツク信号φ₁及びφ₂
に応じて規制するパルス幅規制回路３０６と、こ
のパルス幅規制回路３０６からの電圧出力V_OUT
を導出するバツフアアンプ３０８とが設けられて
いる。 ６ビツトのエンベロープデータEVのうち、最
上位ビツト（MSB）を含む上位２ビツトの信号
はデコーダ２９８に入力され、残り４ビツトの信
号はデコーダ３００に入力される。デコーダ２９
８の４本の出力ラインはそれぞれアナログ電圧発
生回路３０２内の４個のゲート素子GA₁〜GA₄の
制御入力端に接続されている。アナログ電圧発生
回路３０２内には、各々16個のゲート素子を含む
４つのゲート素子群G₁〜G₄が設けられており、
デコーダ３００の16本の出力ラインは各ゲート素
子群毎に16個のゲート素子の制御入力端に接続さ
れている。 アナログ電圧発生回路３０２は、第１及び第２
の電源ラインPS₁及びPS₂を有するもので、これ
らの電源ライン間には互いに抵抗値のほぼ等しい
64個の抵抗Ｒ１〜Ｒ６４が直列接続されている。
ゲート素子群G₁の16個のゲート素子は抵抗Ｒ１
〜Ｒ１６の各一端とゲート素子GA₁との間に接続
され、ゲート素子群G₂の16個のゲート素子は抵
抗Ｒ１７〜Ｒ３２の各一端とゲート素子GA₂との
間に接続され、ゲート素子群G₃の16個のゲート
素子は抵抗Ｒ３３〜Ｒ４８の各一端とゲート素子
GA₃との間に接続され、ゲート素子群G₄の16個
のゲート素子は抵抗Ｒ４９〜Ｒ６４の各一端とゲ
ート素子GA₄との間に接続されており、ゲート素
子GA₁〜GA₄は入力データに応じたアナログ電圧
を出力点Ｍに送出するようになつている。 電源回路３０４においては、電圧源＋Ｖと基準
電位点（接地点）との間に抵抗R₀と、互いに抵
抗値のほぼ等しい抵抗R_A及びR_Bとが直列接続さ
れており、抵抗R_A及びR_Bの相互接続点から取出
される中間電圧V_Cが電源ラインPS₁に供給される
ようになつている。抵抗R₀及びR_Aの相互接続点
と電源ラインPS₂との間にはゲート素子G_Hが接続
されると共に、基準電位点と電源ラインPS₂との
間にはゲート素子G_Lが接続されており、ゲート
素子G_Lの制御入力端には音源信号TG又はサイン
ビツト信号SGが供給され、ゲート素子G_Hの制御
入力端には音源信号TG又はサインビツト信号SG
がインバータINを介して供給されるようになつ
ている。このため、電源ラインPS₂には、制御入
力（TG又はSG）が“１”ならばゲート素子G_L
を介して中間電圧V_Cより低い電圧V_Lが供給され、
制御入力が“０”ならばゲート素子G_Hを介して
中間電圧V_Cより高い電圧V_Hが供給される。この
ように電源ラインPS₂への供給電圧をV_L又はV_H
に切換えることにより、エンベロープデータEV
のＤ／Ａ変換時には音源信号TGに対してエンベ
ロープデータに応じたエンベロープを付加するこ
とが可能になり、後述の振幅データAMのＤ／Ａ
変換時にはサインビツト信号SGに応じて振幅の
方向を決定することが可能となる。 パルス幅規制回路３０６は、各々クロツク信号
φ₁及びφ₂を制御入力端に受取るゲート素子G₁₁及
びG₁₂を含むもので、これらのゲート素子G₁₁及
びG₁₂はアナログ電圧発生回路３０２の出力点Ｍ
と電源回路３０４の抵抗R_A及びR_Bの相互接続点
との間の直列接続されており、ゲート素子G₁₁及
びG₁₂の相互接続点Ｎからバツフアアンプ３０８
を介して電圧出力V_OUTが取出されるようになつ
ている。出力点Ｍには、T₀〜T₇のようなタイミ
ング信号の１パルスに相当する期間毎にアナログ
電圧（V_CからV_H側又はV_L側に振れた電圧）が発
生される可能性があるが、パルス幅規制回路３０
６では、φ₁のタイミングで出力点Ｍのアナログ
電圧を送出すると共に、φ₂のタイミングで中間
電圧V_Cを送出することにより出力パルスの幅を
出力点Ｍの場合の半分に規制しているものであ
る。 このようなパルス幅規制回路３０６を設けたの
は、構成及び処理の簡単化のために８ビツトの入
力データK₁〜K₈を直接Ｄ／Ａ変換せず、６ビツ
トのデータ（EV／AM）にしてからＤ／Ａ変換
するようにしたことによるものである。すなわ
ち、第７図において、シフター回路２４８を介し
て６ビツトのデータを取出す場合、データK₁〜
K₆に対してデータK₂〜K₇は１ビツトだけ、デー
タK₃〜K₈は２ビツトだけそれぞれ下位方向にシ
フトされることになるので、データK₂〜K₇の値
は1/2になり、データK₃〜K₈の値は1/4になる。
そこで、第８図のＤ／Ａ変換回路では、データ
K₂〜K₇については振幅レベルが２倍になるよう
に、データK₃〜K₈については振幅レベルが４倍
になるようにＤ／Ａ変換する必要があるが、これ
を可能にするために第７図の回路からはデータ
K₂〜K₇については２回、データK₃〜K₈について
は４回それぞれ同一データを発生させると共に第
８図のパルス幅規制回路３０６では同一データ２
回に対応して同一アナログ電圧を２個のパルスと
して送出し、同一データ４回に対応して同一アナ
ログ電圧を４個のパルスとして送出するようにし
たものである。 このようなＤ／Ａ変換動作をピアノ音発生につ
いて示すと、第９図ａ〜ｄのようになる。第９図
ａは、音源信号TGを便宜上連続波形として示し
たもので、同図ｂはピアノエンベロープを付加し
た音源信号を便宜上連続波形として示したもので
ある。また、同図ｃはｂの信号を巨視的に見たも
のであり、同図ｄはｃの信号の一部を微視的に見
たもので、実際にパルス幅規制回路３０６の出力
点Ｎから得られる信号波形に相当する。 ピアノエンベロープの立上り時において、出力
点Ｍには、アタツクレベルに対応したアナログ電
圧が現われるが、このアナログ電圧は第９図ａ，
ｂに示すように音源信号TGが“１”ならばV_L側
に振れた電圧であり、音源信号TGが“０”なら
ばV_H側に振れた電圧である。これを出力点Ｎで
見ると、第９図ｄに示すように、V_L側又はV_H側
に振れた電圧はいずれもT₀〜T₃の期間にT₁及び
T₃のタイミングで２個のパルスとして送出され
る。そして、ピアノエンベロープの振幅レベルが
前述の第２最上位ビツトK₇が“０”になるレベ
ル以下に低下すると、T₀〜T₃の期間に送出され
るパルスはT₃のタイミングでの１個のみとなる。 上記の結果、バツフアアンプ３０８からは電圧
出力V_OUTとして第９図ｂ〜ｄのようにピアノエ
ンベロープが付加された音源信号が得られ、この
音源信号は低域フイルタを介し、又は介さずに出
力アンプ３８を経てスピーカ４０に供給され、ピ
アノ音として発音される。この場合、時分割処理
及びクロツク信号φ₁，φ₂に基づく高周波成分は
低域フイルタ又はスピーカ４０で除去され、スピ
ーカ４０でピアノ音として発音されるのは実質的
に第９図ｂのようなピアノ音信号である。そし
て、このピアノ音信号はアタツクレベル及びその
近傍の振幅レベルが比較的高いところではT₀〜
T₃の期間に２個のパルスを含むので、パルス１
個の場合に比べてエネルギーが２倍になり、発音
強度も２倍になる。従つて、ビツトシフトしたこ
とによる振幅低下が回復される。 階名音発生動作の詳細 階名音発生に関して時分割処理回路２４がアド
レスデータ発生処理（C1）、ステツプ幅データ形
成処理（C2）及び予測値データ発生処理（C3）
を時分割的に実行することは前述した通りであ
る。ここで、各処理（C1）〜（C3）における処
理タイミング及び出力タイミングを前述のタイミ
ング信号T₀〜T₇について示すと、次の第３表の
通りである。

【表】 この第３表によれば、処理タイミングに対する
出力タイミングの遅れは、第１表の場合と同様で
あることがわかる。なお、処理C2で形成された
ステツプ幅データは、T₂のタイミングで予測値
データ発生処理C3に供され、時分割処理回路２
４から出力されることはない。 第６図において、全加算器８２及びシフトレジ
スタ回路８４は、T₃のタイミングでは12ビツト
のアドレスカウンタとして使用されて音声データ
読出用のアドレスデータD₁〜D₁₂を送出する。ま
た、全加算器８２は、T₁及びT₂のタイミングで
は、加算又は減算処理を行なうのに使用される。 第４図において、微分回路３１０は、階名音発
生のための発音可能化信号DKOを立上り微分し
て微分出力を発生する。この微分出力は、Ｒ−Ｓ
フリツプフロツプ３１２をセツトさせるので、フ
リツプフロツプ３１２の出力は“０”になる。
この出力はシフトレジスタ３１４を介して
ANDゲート３１６に供給される。 ANDゲート３１６にはORゲート３１８からタ
イミング信号T₁、T₂、T₃が供給されているの
で、ANDゲート３１６はT₁、T₂、T₃のタイミ
ングでそれぞれ出力信号“０”を発生し、これら
の出力信号“０”は順次にORゲート１５２を介
して第６図の全加算器８２に供給される。このた
め、全加算器８２は、T₁，T₂，T₃のタイミング
でそれぞれリセツト解除される。 アドレスカウンタのT₃のチヤンネルは、この
ようにしてリセツト解除された後、計数動作を開
始する。すなわち、ANDゲート３２０はタイミ
ング信号合φ_A＋φ_Bに応じてT₃のタイミングで出
力信号“１”を発生し、この出力信号はORゲー
ト１１４及び１１６を介して全加算器８２にキヤ
リイ入力C_iとして供給されるので、アドレスカウ
ンタのT₃のチヤンネルはキヤリイ入力C_iを受取
るたびに計数値が増大する。そして、このような
計数動作に基づく計数データはシフトレジスタ回
路８４からT₅のタイミングでアドレスデータD₁
〜D₁₂として第１０図のラツチ回路３２２に供給
される。ラツチ回路３２２は、タイミング信号
T₅及びクロツク信号φ₂を入力とするANDゲート
３２４の出力信号に応じてラツチ動作を行なうも
ので、T₅及びφ₂のタイミング毎にアドレスデー
タをラツチする。 音声データメモリ３２６は、一例としてROM
からなるもので、これには前述したようにF₂〜
F₄の15階名音に対応した音声データ（シリアル
データ）が記憶されている。音声データメモリ３
２６からは、ラツチ回路３２２からのアドレスデ
ータに応じて15階名音分の音声データが並列的
に、しかも各音毎にビツトシリアル形式で読出さ
れ、セレクタ３２８に供給される。 デコーダ３３０は、音高データKPC又はMPC
をデコードするもので、そのデコード出力をセレ
クタ３２８に供給するようになつている。 セレクタ３２８は、メモリ３２６からの読出デ
ータのうち、デコーダ３３０の出力が指示する階
名に対応した音声データを選択するもので、選択
された音声データはラツチ回路３３２に供給さ
れ、T₅のタイミングでラツチされる。 ラツチ回路３３２からのビツトシリアル形式の
音声データは３連続検出回路３３４に供給され、
デイレイ回路３３６に入力されると共に排他的
ORゲート３３８の一方の入力端に入力される。
デイレイ回路３３６はT₂₂のタイミングで入力を
取込み、T₅のタイミングで送出する２相シフト
レジスタからなるもので、その出力信号は排他的
ORゲート３３８の他方の入力端に供給されるよ
うになつている。このため、排他的ORゲート３
３８は、連続する２ビツトの信号がいずれも
“０”又は“１”である場合に出力信号“０”を
発生し、それ以外の場合には出力信号“１”を送
出する。 排他的ORゲート３３８の出力信号はORゲー
ト３４０の一方の入力端に供給されると共に、デ
イレイ回路３４２に供給される。デイレイ回路３
４２は前述のデイレイ回路３３６と同様のもの
で、その出力信号はORゲート３４０の他方の入
力端に供給されるようになつている。このため、
ORゲート３４０は、排他的ORゲート３３８の
出力信号“０”で且つデイレイ回路３４２の出力
信号が“０”の場合、すなわち連続する３ビツト
の信号がいずれも“０”又は“１”である場合に
出力信号“０”を発生し、それ以外の場合には出
力信号“１”を送出する。 このような３連続検出回路３３４を設けたの
は、音声データの信号状態に応じてステツプ幅を
変更制御する（“０”又は“１”が３ビツト続く
とステツプ幅を大きくする）ことを可能にするた
めである。 ANDゲート３４４はタイミング信号T₁及びφ_A
＋φ_Bを入力とするもので、その出力信号はタイ
ミング信号TM１として送出されると共に、OR
ゲート３４６を介して出力信号SO１として送出
される。また、ANDゲート３４８はANDゲート
３４４の出力信号に応じてT₁及びφ_A＋φ_Bのタイ
ミングで３連続検出回路３３４からの出力信号を
送出するもので、この出力信号はORゲート３５
０を介して出力信号SO２として送出される。 ANDゲート３５２はタイミング信号T₂及びφ_A
＋φ_Bを入力とするもので、その出力信号はタイ
ミングTM２として送出される。また、ANDゲ
ート３５４はANDゲート３５２の出力信号に応
じてT₂及びφ_A＋φ_Bのタイミングでラツチ回路３
３２からのビツトシリアル形式の音声データを送
出するもので、この音声データはORゲート３４
６を介して出力信号SO１として送出される一方、
ORゲート３５０を介して出力信号SO２として送
出される。そして、タイミング信号TM１及び
TM２並びに出力信号SO１及びSO２は第６図の
回路に供給される。 第６図の回路は、T₁のタイミングにおいてス
テツプ幅データ形成処理を行なう。この処理は、
第１０図からの信号TM１，SO１及びSO２に基
づいて行なわれる。この場合、信号TM１及び
SO１はいずれも第１０図のANDゲート３４４の
出力信号T₁・（φＡ＋φ_B）からなり、信号SO２
は第１０図の３連続検出回路３３４の出力信号か
らなる。 ステツプ幅演算は、一般に次の(A)及び(B)のよう
にして行なわれる。 (A) シリアル音声データにおいて“０”又は
“１”が続く（振幅変化分が大きい）場合 Δ_t＝Δ_t-1＋Δ_nax−Δ_t-1／ｎ ……(1) (B) 上記(A)以外の場合 Δ_t＝Δ_t-1−Δ_t-1／ｎ ……(2) これらの(1)及び(2)式において、Δ_tは今回求
めるべきステツプ幅、Δ_t-1は前回求めたステツ
プ幅、Δ_naxはステツプ幅の最大値、ｎはステ
ツプ幅の変化速度を決定し、サンプリング周期
を単位とした時定数というべき定数である。 この実施例では、“０”又は“１”が３個連
続した場合には、上記(1)式を次の(3)式に変形し
たものに相当する演算を行ない、それ以外の場
合には、上記(2)式を次の(4)式に変形したものに
相当する演算（２の補数加算）を行なうように
している。 Δ_t＝Δ_t-1＋（Δ_t-1）／ｎ ……(3) Δ_t＝Δ_t-1＋（Δ_t-1）／ｎ＋１ ……(4) 第６図において、T₁及びφ_A＋φ_Bのタイミング
では、セレクタ群３５６における６個のセレクタ
がいずれもタイミング信号TM１からなる選択信
号ｂに応じて入力Ｂを選択する状態になる。この
ため、シフトレジスタ回路８４の８シテージ目か
らの前回のステツプ幅データのうち上位６ビツト
のデータ（S₇〜S₁₂に対応）はセレクタ群３５６
を介して排他的ORゲート群３５８に供給され、
信号SO１＝“１”に応じて反転処理を受ける。そ
して、排他的ORゲート群３５８からの６ビツト
のデータ（反転処理を受けたデータ）はORゲー
ト群１６８を介して全加算器８２に入力B₁〜B₆
として供給される。このとき、全加算器８２の入
力A₁〜A₁₂としては、シフトレジスタ回路８４の
８ステージ目から前回のステツプ幅データが供給
される。 このような状態において、第１０図の３連続検
出回路３３４で“０”又は“１”の３連続を検出
したものとすると、信号SO２は前述したように
“０”になるから全加算器８２のキヤリイ入力C_i
及び入力B₇〜B₁₂はいずれも“０”である。従つ
て、前掲の(3)式の演算が実行される。また、上記
のような３連続を検出しなかつたものとすると、
信号SO２は“１”であり、この信号“１”は全
加算器８２にORゲート１１４及び１１６を介し
てキヤリイ入力C_iとして入力されると共に、入力
B₇〜B₁₂として入力される。このため、前掲の(4)
式の演算が実行される。なお、前掲の(3)及び(4)式
に関して、定数ｎは上位６ビツトを下位方向に６
ビツトシフトしているので、2⁶となる。 このような演算によれば、３連続検出が続くよ
うな場合（振幅が急激に減少又は増大するような
場合）にはステツプ幅は大きくなる一方、“０”
と“１”が交互に続くような場合（振幅変化がゆ
るやかな場合）にはステツプ幅が小さくなり、原
音信号に対する予測信号の追従性が改善される。 T₂のタイミングにおいて、第６図の回路では、
予測値データ発生処理が行なわれる。この処理
は、第１０図からの信号TM２，SO１及びSO２
に基づいて行なわれる。この場合、信号TM２は
第１０図のANDゲート３５２の出力信号T₂・
（φ_A＋φ_B）からなり、信号SO１及びSO２はいず
れもANDゲート３５４からのシリアル音声デー
タからなる。 予測値演算は、信号SO１及びSO２（シリアル
音声データ）が“０”ならば次の(5)式にしたがつ
て行なわれ、“１”ならば次の(6)式にしたがつて
行なわれる。 S_t＝S_t-1＋Δ_t-1 ……(5) S_t＝S_t-1−Δ_t-1 ＝S_t-1＋（_t-1）＋１ ……(6) ここで、S_tは今回求めるべき予測値、S_t-1は前
回求めた予測値、Δ_t-1は前回求めたステツプ幅で
ある。 第６図において、T₂及びφ_A＋φ_Bのタイミング
では、セレクタ群３５６における６個のセレクタ
がいずれもタイミング信号TM２からなる選択信
号ａに応じて入力Ａを選択する状態になる。 いま、信号SO１及びSO２がいずれも“０”で
あるとすると、シフトレジスタ回路８４の１ステ
ージ目からの前回のステツプ幅データのうち上位
６ビツトのデータ（S₇〜S₁₂に対応）はセレクタ
群３５６、排他的ORゲート群３５８及びORゲ
ート群１６８を介して全加算器８２に入力B₁〜
B₆として供給される。このとき、全加算器８２
の入力A₁〜A₁₂としては、シフトレジスタ回路８
４の８ステージ目から前回の予測値データが供給
される。なお、排他的ORゲート群３５８では、
信号SO１が“０”なので反転処理は行なわれな
い。また、全加算器８２のキヤリイ入力C_i及び入
力B₇〜B₁₂は、信号SO２が“０”なので、いず
れも“０”である。従つて、前掲の(5)式の演算が
実行される。 また、信号SO１及びSO２がいずれも“１”で
あるとすると、シフトレジスタ回路８４の１ステ
ージ目からの前回のステツプ幅データのうち上位
６ビツトのデータ（S₇〜S₁₂に対応）はセレクタ
群３５６、排他的ORゲート群３５８及びORゲ
ート群１６８を介して全加算器８２に入力B₁〜
B₆として供給される。このとき、排他的ORゲー
ト群３５８では、信号SO２が“１”なので、反
転処理が行なわれる。また、全加算器８２のキヤ
リイ入力C_i及び入力B₇〜B₁₂は、信号SO２＝“１”
に応じていずれも“１”になる。さらに、全加算
器８２の入力A₁〜A₁₂としては、シフトレジスタ
回路８４の８ステージ目から前回の予測値データ
が供給される。従つて、前掲の(6)式の演算（２の
補数加算）が実行される。 なお、ANDゲートA₀、ORゲートO₁及びO₂、
インバータＩはステツプ幅の最小値を設定するた
めに設けられたものである。６ビツトのステツプ
幅データのうち上位５ビツト（S₈〜S₁₂に対応）
がいずれも“０”であると、ORゲートO₁の出力
信号は、“０”になり、この出力信号“０”は
ANDゲートA₀を非導通にすると共に、インバー
タＩにより信号“１”に変換されてORゲートO₂
に供給される。従つて、このときにセレクタ群３
５６を介して送出されるステツプ幅データは、左
端を最下位ビツトとして示すと、「010000」とな
る。 上記のようなステツプ幅及び予測値の演算処理
に基づいてシフトレジスタ回路８４からはT₄の
タイミングで各サンプル点毎の９ビツトの予測値
データD₂〜D₁₀が送出され、第７図の回路に供給
される。 第７図の回路において、予測値データD₂〜D₁₀
は、T₄及びφ₂のタイミングでラツチ回路２２４
にラツチされる。このラツチされたデータは２の
補数コードのデータであり、D₁₀に対応したビツ
トがサインビツトになつている。このサインビツ
トの信号SGは、ANDゲート３６０に供給され、
タイミング信号TC₂とAND演算される。ANDゲ
ート３６０は、タイミング信号TC₂が“１”レベ
ルをとるT₄〜T₇の期間に導通し、サインビツト
信号SGを送出する。このサインビツト信号SGは
ORゲート２４４を介してANDゲート２４６に供
給される。 また、ANDゲート３６０からのサインビツト
信号SGはORゲート２４０を介して反転回路２３
６に供給され、コード変換処理を制御するのに用
いられる。すなわち、サインビツト信号SGが
“０”であると、反転回路２３６はラツチ回路２
２４からの８ビツトのデータ（D₂〜D₉に対応）
をそのまま送出する。一方、サインビツト信号
SGが“１”であると、反転回路２３６はラツチ
回路２２４からの８ビツトのデータに反転処理を
施して送出する。この結果、反転回路２３６から
は、８ビツトのデータK₁〜K₈が送出され、シフ
ター回路２４８に供給される。 シフター回路２４８は、先にピアノ音発生関し
て述べたように制御入力Ａ、Ｂ、Ｃのいずれが
“１”になるかに応じて異なつた態様でデータ送
出動作を行なうもので、このシフター回路２４８
からのデータ送出はANDゲート２４６からのサ
インビツト信号SGの送出と同期して行なわれる。 制御入力Ａは、反転回路２３６の出力K₈（最上
位ビツト）が“１”になると、“１”になるもの
で、このように制御入力Ａが“１”になると、シ
フター回路２４８は反転回路２３６の出力K₃〜
K₈からなる６ビツトのデータをT₄〜T₇の期間中
振幅データAMとして送出しつづける。また、出
力K₈＝“１”はORゲート２９６を介してANDゲ
ート２４６を導通させるので、ANDゲート２４
６はORゲート２４４からのサインビツト信号SG
をT₄〜T₇の期間中送出しつづける。 制御入力Ｂは、ANDゲート２８８の出力信号
からなるもので、この出力信号は出力K₈が“０”
で且つ出力K₇が“１”のときタイミング信号
TC₀に応じてT₅及びT₇のタイミングで“１”と
なる。このため、シフター回路２４８からは、制
御入力Ｂ＝“１”に基づいて、K₂〜K₇の６ビツト
のデータがT₄〜T₇の期間中T₅及びT₇の２度のタ
イミングで振幅データAMとして送出される。ま
た、ANDゲート２８８の出力信号“１”はORゲ
ート２９６を介してANDゲート２４６を導通さ
せるので、ANDゲート２４６からは、ORゲート
２４４からのサインビツト信号SGがT₄〜T₇の期
間中T₅及びT₇の２度のタイミングで送出される。 制御入力Ｃは、ANDゲート２９２の出力信号
からなるもので、この出力信号は出力K₇及びK₈
が共に“０”のときタイミング信号TC₀及びTC₁
に応じてT₇のタイミングで“１”となる。この
ため、シフター回路２４８からは、制御入力Ｃ＝
“１”に基づいて、K₁〜K₆の６ビツトのデータが
T₄〜T₇の期間中T₇のタイミングで振幅データ
AMとして送出される。また、ANDゲート２９
２の出力信号はORゲート２９６を介してANDゲ
ート２４６を導通させるので、ANDゲート２４
６からは、ORゲート２４４からのサインビツト
信号SGがT₄〜T₇の期間中T₇のタイミングで送出
される。 上記したいずれかの態様で送出される各サンプ
ル点毎の６ビツトの振幅データAM及びサインビ
ツト信号SGは第８図の回路に供給される。 第８図の回路においては、振幅データAMのう
ち上位２ビツトの信号が第１のデコーダ２９８
に、残り４ビツトの信号が第２のデコーダ３００
にそれぞれ入力され、サインビツト信号SGはゲ
ート素子G_Lには直接、ゲート素子G_Hにはインバ
ータIVを介してそれぞれ制御入力として供給さ
れる。このため、アナログ電圧発生回路３０２の
出力点Ｍには、入力振幅データAMに対応したア
ナログ電圧が発生される。 このようにして発生されるアナログ電圧は、第
１１図に例示するように、サインビツト信号SG
が“０”ならばV_H1、V_H2のように中間電圧V_Cに
関して正側に振れ、サインビツト信号SGが“１”
ならば、V_L1、V_L2のように中間電圧V_Cに関して
負側に振れる。なお、第１１図において、W_Aは
出力点Ｍから順次に送出される電圧V_H1、V_H2…
V_L1、V_L2…からなる予測信号をアナログ信号波
形として示したものである。 出力点Ｍのアナログ電圧は、パルス幅規制回路
３０６による出力タイミングに応じて１個、２個
又は４個のパルスに変換される。この場合のパル
ス変換動作は、ピアノ音発生に関して前述したよ
うにクロツク信号φ₁及びφ₂でゲート素子G₁₁及び
G₁₂に交互に切換えるもので、第９図ｄのT₄〜T₇
の期間に出力点Ｍからアナログ電圧がT₇のタイ
ミングで発生されたときは１パルスを、T₅及び
T₇の２度のタイミングで発生されたときは２パ
ルスを、T₄、T₅、T₆及びT₇の４度のタイミング
で発生されたときは４パルスをそれぞれ発生させ
るようにして行なわれる。すなわち、第１１図に
おいて、レベルL₁以下のアナログ電圧（第７図
のデータK₁〜K₆に対応）はT₇のタイミングで１
個のパルスとして送出され、レベルL₁より上で
レベルL₂以下のアナログ電圧（第７図のデータ
K₂〜K₇に対応）はT₅及びT₇の２度のタイミング
で２個のパルスとして送出され、レベルL₂より
上のアナログ電圧（第７図のデータK₃〜K₈に対
応）はT₄、T₅、T₆及びT₇の４度のタイミングで
４個のパルスとして送出される。 上記の結果、パルス幅規制回路３０６からは、
中間電圧V_Cに関して正負に振れるパルス列から
なる例えば階名「ド」に対応した予測信号が得ら
れる。この予測信号は、先にピアノ音発生に関し
て述べたと同様にしてバツフアアンプ３０８、第
１図の出力アンプ３８等を介してスピーカ４０に
供給され、階名音として発音される。この場合、
予測信号はT₄〜T₇の期間に２個のパルスを含む
ところでは発音強度が２倍になり、T₄〜T₇の期
間に４個のパルスを含むところでは発音強度４倍
となるので、ビツトシフトしたことによる振幅低
下が回復される。 なお、第６図において、全加算器８２の出力
S₁₂がT₃のタイミングで“１”になると、AND
ゲート３６２が出力信号“１”を発生する。この
出力信号“１”は読出完了信号SREとして第４
図の回路に供給され、シフトレジスタ３６４を介
してフリツプフロツプ３１２をリセツトさせる。 このため、フリツプフロツプ３１２の出力は
“１”になり、この出力はシフトレジスタ３１
４を介してANDゲート３１６に供給される。そ
して、ANDゲート３１６はORゲート３１８から
のタイミング信号T₁、T₂、T₃に応じて順次に出
力信号“１”を発生し、これらの信号“１”は
ORゲート１５２を介してリセツト信号RSTとし
て全加算器８２に供給される。この結果、全加算
器８２は、第１０図の音声データメモリ３２６の
ための最終読出番地を示すアドレスデータを送出
した後、T₁、T₂、T₃のタイミングで順次にリセ
ツトされ、これによつて１階名音分の階名音発生
動作が完了したことになる。この後は、階名音発
生のための発音可能化信号DKOが発生されるた
びに、上記のような階名音発生動作が行なわれ
る。 ［発明の効果］ 以上のように、この発明によれば、デイジタル
波形データをＤ／Ａ変換する際、デイジタル波形
データのビツト数を制限すると共に振幅レベルに
応じてデータ入力期間を制御するようにしたの
で、ビツト数の少ない構成簡単なＤ／Ａ変換器を
使用しうると共にビツト数制限による振幅低下を
回復しうる効果が得られる。 また、実施例に示したように、楽器音、人声音
等の音を発生する装置において、エンベロープデ
ータまたは音波形データをＤ／Ａ変換すると、ビ
ツト数を制限しない従来の場合にほぼ匹敵する良
好な音質を得ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例による電子楽器
の回路構成を示すブロツク図、第２図は、タイミ
ング信号発生回路の回路図、第３図は、各種のタ
イミング信号を示すタイムチヤート、第４図は、
演奏データ発生回路の回路図、第５図ａ及びｂ
は、演奏データのフオーマツト図、第６図は、時
分割処理回路の回路図、第７図は、時分割出力回
路の回路図、第８図は、Ｄ／Ａ変換回路の回路
図、第９図ａ〜ｄは、ピアノ音発生に関するＤ／
Ａ変換動作を説明するための信号波形図、第１０
図は、音声データ発生回路の回路図、第１１図
は、階名音発生に関するＤ／Ａ変換動作を説明す
るための信号波形図である。 ３２……時分割出力回路、３６……Ｄ／Ａ変換
回路、２２４……ラツチ回路、２４８……シフタ
ー回路、２８８，２９２……ANDゲート。

Claims (1)

1. 【特許請求の範囲】 １ (a) 所望の波形を表わすデイジタル波形デー
   タをビツト並列形式で順次に入力する入力手段
   と、 (b) 前記デイジタル波形データに基づいて前記波
   形の振幅レベルを検知し、該振幅レベルが所定
   レベルに達すると出力信号を発生するレベル検
   知手段と、 (c)前記デイジタル波形データが入力されるたびに
   その入力データを入力時のビツト数ｍより少な
   いビツト数ｎにして送出するビツト数制限手段
   であつて、前記出力信号が発生されないときは
   前記入力データの最下位ビツトからｎビツト目
   までを所定期間中送出し、前記出力信号が発生
   されたときは前記入力データを最下位ビツトか
   ら（ｍ−ｎ）ビツト切捨て、残りのｎビツトを
   前記所定期間の2^(m-n)倍の期間送出するものと、 (d) 前記ビツト数制限手段から順次に送出される
   ｎビツトのデイジタル波形データをＤ／Ａ交換
   してアナログ出力信号を送出するＤ／Ａ変換器
   とをそなえたＤ／Ａ変換装置。 ２ 特許請求の範囲第１項に記載のＤ／Ａ変換装
   置において、前記入力手段から入力されるデイジ
   タル波形データは、楽音のエンベロープを表わす
   ものであり、前記Ｄ／Ａ変換器は、前記楽音の音
   高に対応した周波数を有する音源信号を制御入力
   として受取り、該音源信号に前記エンベロープを
   付与した形の楽音信号を前記アナログ出力信号と
   して送出するようになつていることを特徴とする
   Ｄ／Ａ変換装置。 ３ 特許請求の範囲第１項に記載のＤ／Ａ変換装
   置において、前記入力手段から入力されるデイジ
   タル波形データは、音波形の振幅値を表わすもの
   であり、前記Ｄ／Ａ変換器は、前記音波形の振幅
   値の符号を表わすサインビツト信号を制御入力と
   して受取り、前記音波形の振幅値に前記サインビ
   ツト信号に応じて符号を与えた形の音信号を前記
   アナログ出力信号として送出するようになつてい
   ることを特徴とするＤ／Ａ変換装置。