JPH0312499B2 - - Google Patents
Info
- Publication number
- JPH0312499B2 JPH0312499B2 JP56034147A JP3414781A JPH0312499B2 JP H0312499 B2 JPH0312499 B2 JP H0312499B2 JP 56034147 A JP56034147 A JP 56034147A JP 3414781 A JP3414781 A JP 3414781A JP H0312499 B2 JPH0312499 B2 JP H0312499B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- counter
- mistaken
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
本発明は、自動識別レベル制御回路に係り、特
に、識別結果のレベルによりデータの１、０が定
まる形式の信号の伝送エラー訂正であつて、ハミ
ングコード等誤り訂正可能なデータを含むPCM
通信の自動識別レベル制御回路に関する。 従来、誤り訂正可能な符号体系のデータをふく
むデータ伝送での符号誤りは伝送路の雑音による
もの及び受信側の信号識別レベルの偏奇によるも
の及びサンプリングタイミングのズレがある。伝
送路の雑音及びサンプリングタイミングのズレに
よる受信側に於ける符号識別に及ぼす影響はラン
ダムであるから、下記第１表に示すような誤り訂
正可能な符号体系では、誤り率が極度に高くない
限り同一ハミングコード中に２ビツト同時に間違
いが起きる確率は極めて小さい。
に、識別結果のレベルによりデータの１、０が定
まる形式の信号の伝送エラー訂正であつて、ハミ
ングコード等誤り訂正可能なデータを含むPCM
通信の自動識別レベル制御回路に関する。 従来、誤り訂正可能な符号体系のデータをふく
むデータ伝送での符号誤りは伝送路の雑音による
もの及び受信側の信号識別レベルの偏奇によるも
の及びサンプリングタイミングのズレがある。伝
送路の雑音及びサンプリングタイミングのズレに
よる受信側に於ける符号識別に及ぼす影響はラン
ダムであるから、下記第１表に示すような誤り訂
正可能な符号体系では、誤り率が極度に高くない
限り同一ハミングコード中に２ビツト同時に間違
いが起きる確率は極めて小さい。
【表】
従来の誤り訂正器に於ては誤りの内要を分類不
可能であるため、符号誤りが識別レベルの偏奇に
よるものか、サンプリングタイミングのズレによ
るものか、受信信号のＳ／Ｎによるものか検出不
可能である。 データ中の「０」を「１」と誤る率「１」を
「０」と誤る率がほぼ等しい場合には信号中の雑
音又はサンプリングタイミングのズレにより誤り
が発生しているのであり、誤り率に差のある場合
には識別レベルが偏奇している事により誤りが発
生していると考えられる。 本発明の目的は、誤り訂正を行なつた符号を識
別レベルの原因別に分類して計数し、この計数値
により識別レベルを補正することにより、データ
の最適識別レベルを維持できる自動識別レベル制
御回路を提供するにある。 本発明は、受信した符号の量を計数する第１の
カウンタと、誤り訂正を行なつた回数を識別レベ
ルの原因別に分類し、計数する第２のカウンタ及
び第３のカウンタとを設け前記３個のカウンタの
計数値を演算回路で演算してから、変換回路で処
理し、所定の直流電圧を得、この直流電圧で基準
直流電圧を補正し、データの最適識別レベルを得
ようとしたものである。 以下、本発明の一実施例を図面と共に説明す
る。尚、第１図と第２図の同一部分には同一符号
を付す。 第１図に於て、１は信号入力端子、２は電圧比
較回路、３はシフトレジスタ、４はシフトクロツ
ク回路、５はエラー訂正回路である。このエラー
訂正回路５には、エラー出力端子６，７、多重エ
ラー出力端子８、及び正解データ出力端子９が設
けられている。エラー出力端子６及び７に「０」
が「１」と間違つたとき及び「１」が「０」と間
違つたときの回数が出力され、この回数を夫々第
２のカウンタ１０及び第３のカウンタ１１で計数
する。シフトロツク回路４からシフトレジスタ３
に送出されるシフトロツクＣは同時に多重エラー
ゲート回路１２を介して第１のカウンタ１３に供
給される。多重エラーゲート回路１２はエラー訂
正回路５の多重エラー出力端子８から多重エラー
を示す信号を受けたとき、この一連の符号に相当
する区間はシフトロツクＣが第１のカウンタ１３
に送出されることを禁止する。第１のカウンタ１
３は前記第２のカウンタ１０の計数値から第３の
カウンタ１１の計数値を減算する減算回路１４の
演算結果を割算回路１５の計数値で割算するた
め、一定のクロツクパルスＣを計数したときに
「０」復帰し、且つこの計数値で割算回路１５を
起動し、前記第２のカウンタ１０の計数値から第
３のカウンタ１１の計数値を減算した演算値を前
記一定のクロツクパルスＣの計数値で割算する。
又、このとき第２のカウンタ１０、第３のカウン
タ１１及び減算回路１４を初期設定する。割算回
路１５は演算結果をＤ−Ａ変換回路１６に送出す
る。Ｄ−Ａ変換回路１６は前記数値に基き所定の
直流電圧を出力し、この直流電圧出力を加算回路
１７に送出する。加算回路１７では前記直流電圧
により基準電圧１８を補正し、補正した直流電圧
比較回路２に加える。 エラー訂正回路５は第２図に示す如く、シンド
ローム生成回路１９、多重エラー検出回路２０及
びエラー分類回路２１で構成されている。エラー
分類回路２１は誤りビツト指定回路２２、情報ビ
ツト補正回路２３、誤りチエツクビツト分類回路
２４、０−１エラービツト回路２５及び１−０エ
ラービツト回路２６で構成されている。前記誤り
ビツト指定回路２２は前記シンドローム生成回路
１９で生成されたシンドロームを受け、前記情報
ビツト補正回路２３に前記シンドロームから編成
した情報ビツトを送出する。誤りビツト指定回路
２２は誤りビツトが前記表に示すチエツクビツト
に含まれているときは、誤りチエツクビツト分類
回路２４に出力する。情報ビツト補正回路２３は
シフトレジスタ２から情報ビツト端子５ａを介し
て情報ビツトａを得、前記誤りビツト指定回路２
２で編成された情報ビツトと照合する機能を有
し、この照合が一致したときは、正解データ出力
端子９に正解データを送出する。前記照合で一致
しないビツトがあるときは、一致しないビツトを
補正し、補正した正解データを正解データ出力端
子９に送出し、且つ、この補正の内容に従つて０
−１エラービツト回路２５、又は１−０エラービ
ツト回路２６を起動する。又、０−１エラービツ
ト回路２５は前記誤りチエツクビツト分類回路２
４及び情報ビツト補正回路２３より「０」を
「１」と間違つたとき起動されエラー出力端子６
にエラーの回数を出力し、更に１−０エラービツ
ト回路２６も同様にエラーの回数を出力端子７に
出力する。 こゝで、信号は信号入力端子１から電圧比較回
路２に加えられ、この電圧比較回路２で加算回路
１７を経由した比較電圧１８ａと比較される。電
圧比較回路２の出力は比較電圧１８ａより（＋）
のときは「１」、（−）のときは「０」と定められ
てシフトレジスタ３に送られる。従つて、比較電
圧１８ａが信号に対して偏奇していないときは、
第２のカウンタ１０及び第３のカウンタ１１の計
数値はほぼ同数となる。従つて減算回路１４で得
られた演算値は０となるからＤ−Ａ変換回路１６
の出力も０となり、安定した信号識別が行なわれ
る。 例として掲げた前記第１表に基づくシンドロー
ム及びパリテーは以下の様に演算される。 S1＝1 2 3b7 − S2＝1 2 4b6 − S3＝1 3 4b5 − Ｐ＝b1b2b3b4b5b6b7b8 − １ビツト誤りとシンドローム及びパリテーの関
係は下記第２表の様になる。
可能であるため、符号誤りが識別レベルの偏奇に
よるものか、サンプリングタイミングのズレによ
るものか、受信信号のＳ／Ｎによるものか検出不
可能である。 データ中の「０」を「１」と誤る率「１」を
「０」と誤る率がほぼ等しい場合には信号中の雑
音又はサンプリングタイミングのズレにより誤り
が発生しているのであり、誤り率に差のある場合
には識別レベルが偏奇している事により誤りが発
生していると考えられる。 本発明の目的は、誤り訂正を行なつた符号を識
別レベルの原因別に分類して計数し、この計数値
により識別レベルを補正することにより、データ
の最適識別レベルを維持できる自動識別レベル制
御回路を提供するにある。 本発明は、受信した符号の量を計数する第１の
カウンタと、誤り訂正を行なつた回数を識別レベ
ルの原因別に分類し、計数する第２のカウンタ及
び第３のカウンタとを設け前記３個のカウンタの
計数値を演算回路で演算してから、変換回路で処
理し、所定の直流電圧を得、この直流電圧で基準
直流電圧を補正し、データの最適識別レベルを得
ようとしたものである。 以下、本発明の一実施例を図面と共に説明す
る。尚、第１図と第２図の同一部分には同一符号
を付す。 第１図に於て、１は信号入力端子、２は電圧比
較回路、３はシフトレジスタ、４はシフトクロツ
ク回路、５はエラー訂正回路である。このエラー
訂正回路５には、エラー出力端子６，７、多重エ
ラー出力端子８、及び正解データ出力端子９が設
けられている。エラー出力端子６及び７に「０」
が「１」と間違つたとき及び「１」が「０」と間
違つたときの回数が出力され、この回数を夫々第
２のカウンタ１０及び第３のカウンタ１１で計数
する。シフトロツク回路４からシフトレジスタ３
に送出されるシフトロツクＣは同時に多重エラー
ゲート回路１２を介して第１のカウンタ１３に供
給される。多重エラーゲート回路１２はエラー訂
正回路５の多重エラー出力端子８から多重エラー
を示す信号を受けたとき、この一連の符号に相当
する区間はシフトロツクＣが第１のカウンタ１３
に送出されることを禁止する。第１のカウンタ１
３は前記第２のカウンタ１０の計数値から第３の
カウンタ１１の計数値を減算する減算回路１４の
演算結果を割算回路１５の計数値で割算するた
め、一定のクロツクパルスＣを計数したときに
「０」復帰し、且つこの計数値で割算回路１５を
起動し、前記第２のカウンタ１０の計数値から第
３のカウンタ１１の計数値を減算した演算値を前
記一定のクロツクパルスＣの計数値で割算する。
又、このとき第２のカウンタ１０、第３のカウン
タ１１及び減算回路１４を初期設定する。割算回
路１５は演算結果をＤ−Ａ変換回路１６に送出す
る。Ｄ−Ａ変換回路１６は前記数値に基き所定の
直流電圧を出力し、この直流電圧出力を加算回路
１７に送出する。加算回路１７では前記直流電圧
により基準電圧１８を補正し、補正した直流電圧
比較回路２に加える。 エラー訂正回路５は第２図に示す如く、シンド
ローム生成回路１９、多重エラー検出回路２０及
びエラー分類回路２１で構成されている。エラー
分類回路２１は誤りビツト指定回路２２、情報ビ
ツト補正回路２３、誤りチエツクビツト分類回路
２４、０−１エラービツト回路２５及び１−０エ
ラービツト回路２６で構成されている。前記誤り
ビツト指定回路２２は前記シンドローム生成回路
１９で生成されたシンドロームを受け、前記情報
ビツト補正回路２３に前記シンドロームから編成
した情報ビツトを送出する。誤りビツト指定回路
２２は誤りビツトが前記表に示すチエツクビツト
に含まれているときは、誤りチエツクビツト分類
回路２４に出力する。情報ビツト補正回路２３は
シフトレジスタ２から情報ビツト端子５ａを介し
て情報ビツトａを得、前記誤りビツト指定回路２
２で編成された情報ビツトと照合する機能を有
し、この照合が一致したときは、正解データ出力
端子９に正解データを送出する。前記照合で一致
しないビツトがあるときは、一致しないビツトを
補正し、補正した正解データを正解データ出力端
子９に送出し、且つ、この補正の内容に従つて０
−１エラービツト回路２５、又は１−０エラービ
ツト回路２６を起動する。又、０−１エラービツ
ト回路２５は前記誤りチエツクビツト分類回路２
４及び情報ビツト補正回路２３より「０」を
「１」と間違つたとき起動されエラー出力端子６
にエラーの回数を出力し、更に１−０エラービツ
ト回路２６も同様にエラーの回数を出力端子７に
出力する。 こゝで、信号は信号入力端子１から電圧比較回
路２に加えられ、この電圧比較回路２で加算回路
１７を経由した比較電圧１８ａと比較される。電
圧比較回路２の出力は比較電圧１８ａより（＋）
のときは「１」、（−）のときは「０」と定められ
てシフトレジスタ３に送られる。従つて、比較電
圧１８ａが信号に対して偏奇していないときは、
第２のカウンタ１０及び第３のカウンタ１１の計
数値はほぼ同数となる。従つて減算回路１４で得
られた演算値は０となるからＤ−Ａ変換回路１６
の出力も０となり、安定した信号識別が行なわれ
る。 例として掲げた前記第１表に基づくシンドロー
ム及びパリテーは以下の様に演算される。 S1＝1 2 3b7 − S2＝1 2 4b6 − S3＝1 3 4b5 − Ｐ＝b1b2b3b4b5b6b7b8 − １ビツト誤りとシンドローム及びパリテーの関
係は下記第２表の様になる。
【表】
S1〜S2のシンドロームは誤りのない時０であ
り、パリテーＰは誤りのない時又は誤りが偶数ビ
ツトの時１である。 ここで信号識別回路１に例えば前述ハミングコ
ード表の符号番号a5に相当する８ビツトのハミグ
コードデーター「10101011」のうち第２ビツトb2
の「０」が「１」と誤つて「11101011」が入力さ
れたとする。 この入力信号はシフトレジスタ３に順次印加さ
れ、シフトレジスタ３に「11101011」の符号が形
成される。 シフトレジスタ３より５ａを介して第１ビツト
b1〜第４ビツトb4までの情報ビツト「1110」及び
5bを介して第５ビツトb5〜第２ビツトb8までのチ
エツクビツト「1011」がシンドローム生成回路１
９に印加される。シンドローム生成回路１９に於
ては前述〜の論理演算を実行しS1S2が１とな
りS3は０となる。 シンドローム生成回路１５で得られたシンドロ
ームを誤りビツト指定回路２２に印加する。 更にシンドローム生成回路より得られた誤りビ
ツトのあつた事を示す信号が多重エラー検出回路
２０に印加され、多重エラー検出回路２０に於て
は前述の論理演算を実行しＰは０となり、シフ
トレジスタより得られたデーターには奇数個の誤
りが含まれている事が識別可能で誤り率が極度に
高くない限り１ビツト誤りと識別できる。誤りビ
ツト指定回路２２に於ては表２に示した誤りビツ
トとシンドローム及びパリテーの関係より誤りの
発生したビツトを指定する。 この例ではS1S2が１でS3が0Pが０なので第２
ビツトb2が誤りビツトと識別可能である。この誤
りビツト指定信号を情報ビツト補正回路２３に印
加し、シフトレジスタ３より得られたデーターの
内補正の必要なビツトを反転し補正出力を９を介
し出力する。 誤りビツト指定回路２２より得られた信号を誤
りチエツクビツト分類回路２４に印加し、回路２
４に印加されているシフトレジスタよりのデータ
ーと比較し、１を０と誤つたのか０を１と誤つた
のか分類し、１−０エラービツト回路又は０−１
エラービツト回路に印加し、７又は６を介しERZ
又はERP信号を出力する。 更に２０の回路より訂正不能多重エラーを検出
した時には従来同様８を介しERM信号を出力す
る。この例では「０」が真のとき「１」と間違つ
ていたので０−１エラービツト回路２５を介して
第２のカウンタ１０を歩進させる。 このようにして、第２のカウンタ１０の計数値
が第３のカウンタ１１の計数値より大となり減算
回路１４の結果は正となる。電圧比較回路２に加
えられている識別レベルが、最適レベルより低い
ことになるから、Ｄ／Ａ変換回路１６で識別レベ
ルを高くする正の補正用直流電圧を作り、この直
流電圧により加算回路１７では識別レベルを最適
レベルに補正して維持する。 同様に「１」が真なる時「０」の誤る割合が多
い場合第３のカウンタの計算値が第２のカウンタ
の計数値より大となり減算回路１４の結果は負と
なりＤ／Ａ変換結果も負となるので加算回路１７
の結果は基準電圧１８より補正分を減算した電圧
となり、前述「０」を「１」の誤る場合最適レベ
ルに補正できる。 上述せる如く、本発明になる自動識別レベル制
御回路は、識別結果のレベルによりデータ１、０
が定まる形式の信号を利用した自動識別レベル制
御回路であつて、誤り訂正可能な符号体系のデー
タをふくんで伝送されるデータ中で、０が１の間
違つたとき及び１が０と間違つたときの回数、多
重エラーを示す信号をそれぞれ出力するエラー訂
正回路と、誤りのない符号及び前記多重エラーを
示す信号に基づいて誤り訂正を行なつた符号の量
を計数する第１のカウンタと、前記エラー訂正回
路から供給される０が１と間違つたときの出力に
応じて、０を１と間違つた回数を計数する第２の
カウンタと、前記エラー訂正回路から供給される
１が０と間違つたときの出力に応じて、１を０と
間違つた回数を計数する第３のカウンタと、前記
第２のカウンタと第３のカウンタの計数値の差に
比較し、第１のカウンタの計数値に反比例する直
流電圧を得る変換回路とを設け、０を１と誤る率
と１を０と誤る率が略等しい場合は信号中の雑音
又はサンプリングタイミングのズレによる誤りの
発生と検知し、この誤り率に差がある場合には識
別レベルの偏倚が発生していると検知することに
応じて、前記直流電圧で基準直流電圧を補正し、
符号の最適識別レベルを得る自動識別レベル制御
回路であるから、信号の識別レベルが常時最適値
を保ち、識別レベルの偏奇に係る誤り符号の発生
を防止しうる特長を有する。
り、パリテーＰは誤りのない時又は誤りが偶数ビ
ツトの時１である。 ここで信号識別回路１に例えば前述ハミングコ
ード表の符号番号a5に相当する８ビツトのハミグ
コードデーター「10101011」のうち第２ビツトb2
の「０」が「１」と誤つて「11101011」が入力さ
れたとする。 この入力信号はシフトレジスタ３に順次印加さ
れ、シフトレジスタ３に「11101011」の符号が形
成される。 シフトレジスタ３より５ａを介して第１ビツト
b1〜第４ビツトb4までの情報ビツト「1110」及び
5bを介して第５ビツトb5〜第２ビツトb8までのチ
エツクビツト「1011」がシンドローム生成回路１
９に印加される。シンドローム生成回路１９に於
ては前述〜の論理演算を実行しS1S2が１とな
りS3は０となる。 シンドローム生成回路１５で得られたシンドロ
ームを誤りビツト指定回路２２に印加する。 更にシンドローム生成回路より得られた誤りビ
ツトのあつた事を示す信号が多重エラー検出回路
２０に印加され、多重エラー検出回路２０に於て
は前述の論理演算を実行しＰは０となり、シフ
トレジスタより得られたデーターには奇数個の誤
りが含まれている事が識別可能で誤り率が極度に
高くない限り１ビツト誤りと識別できる。誤りビ
ツト指定回路２２に於ては表２に示した誤りビツ
トとシンドローム及びパリテーの関係より誤りの
発生したビツトを指定する。 この例ではS1S2が１でS3が0Pが０なので第２
ビツトb2が誤りビツトと識別可能である。この誤
りビツト指定信号を情報ビツト補正回路２３に印
加し、シフトレジスタ３より得られたデーターの
内補正の必要なビツトを反転し補正出力を９を介
し出力する。 誤りビツト指定回路２２より得られた信号を誤
りチエツクビツト分類回路２４に印加し、回路２
４に印加されているシフトレジスタよりのデータ
ーと比較し、１を０と誤つたのか０を１と誤つた
のか分類し、１−０エラービツト回路又は０−１
エラービツト回路に印加し、７又は６を介しERZ
又はERP信号を出力する。 更に２０の回路より訂正不能多重エラーを検出
した時には従来同様８を介しERM信号を出力す
る。この例では「０」が真のとき「１」と間違つ
ていたので０−１エラービツト回路２５を介して
第２のカウンタ１０を歩進させる。 このようにして、第２のカウンタ１０の計数値
が第３のカウンタ１１の計数値より大となり減算
回路１４の結果は正となる。電圧比較回路２に加
えられている識別レベルが、最適レベルより低い
ことになるから、Ｄ／Ａ変換回路１６で識別レベ
ルを高くする正の補正用直流電圧を作り、この直
流電圧により加算回路１７では識別レベルを最適
レベルに補正して維持する。 同様に「１」が真なる時「０」の誤る割合が多
い場合第３のカウンタの計算値が第２のカウンタ
の計数値より大となり減算回路１４の結果は負と
なりＤ／Ａ変換結果も負となるので加算回路１７
の結果は基準電圧１８より補正分を減算した電圧
となり、前述「０」を「１」の誤る場合最適レベ
ルに補正できる。 上述せる如く、本発明になる自動識別レベル制
御回路は、識別結果のレベルによりデータ１、０
が定まる形式の信号を利用した自動識別レベル制
御回路であつて、誤り訂正可能な符号体系のデー
タをふくんで伝送されるデータ中で、０が１の間
違つたとき及び１が０と間違つたときの回数、多
重エラーを示す信号をそれぞれ出力するエラー訂
正回路と、誤りのない符号及び前記多重エラーを
示す信号に基づいて誤り訂正を行なつた符号の量
を計数する第１のカウンタと、前記エラー訂正回
路から供給される０が１と間違つたときの出力に
応じて、０を１と間違つた回数を計数する第２の
カウンタと、前記エラー訂正回路から供給される
１が０と間違つたときの出力に応じて、１を０と
間違つた回数を計数する第３のカウンタと、前記
第２のカウンタと第３のカウンタの計数値の差に
比較し、第１のカウンタの計数値に反比例する直
流電圧を得る変換回路とを設け、０を１と誤る率
と１を０と誤る率が略等しい場合は信号中の雑音
又はサンプリングタイミングのズレによる誤りの
発生と検知し、この誤り率に差がある場合には識
別レベルの偏倚が発生していると検知することに
応じて、前記直流電圧で基準直流電圧を補正し、
符号の最適識別レベルを得る自動識別レベル制御
回路であるから、信号の識別レベルが常時最適値
を保ち、識別レベルの偏奇に係る誤り符号の発生
を防止しうる特長を有する。
第１図は本発明による自動識別レベル制御回路
の一実施例のブロツク図、第２図は第１図のエラ
ー訂正回路のブロツク図である。 １……信号入力端子、２……電圧比較回路、３
……シフトレジスタ、４……シフトクロツク回
路、５……エラー訂正回路、６，７……エラー出
力端子、８……多重エラー出力端子、９……正解
データ出力端子、１０……第２のカウンタ、１１
……第３のカウンタ、１２……多重エラーゲート
回路、１３……第１のカウンタ、１４……減算回
路、１５……割算回路、１６……Ｄ−Ａ変換回
路、１７……加算回路、１８……基準電圧、１９
……シンドローム生成回路、２０……多重エラー
検出回路、２１……エラー分類回路、２２……誤
りビツト指定回路、２３……情報ビツト補正回
路、２４……誤りチエツクビツト分類回路、２５
……０−１エラービツト回路、２６……１−０エ
ラービツト回路。
の一実施例のブロツク図、第２図は第１図のエラ
ー訂正回路のブロツク図である。 １……信号入力端子、２……電圧比較回路、３
……シフトレジスタ、４……シフトクロツク回
路、５……エラー訂正回路、６，７……エラー出
力端子、８……多重エラー出力端子、９……正解
データ出力端子、１０……第２のカウンタ、１１
……第３のカウンタ、１２……多重エラーゲート
回路、１３……第１のカウンタ、１４……減算回
路、１５……割算回路、１６……Ｄ−Ａ変換回
路、１７……加算回路、１８……基準電圧、１９
……シンドローム生成回路、２０……多重エラー
検出回路、２１……エラー分類回路、２２……誤
りビツト指定回路、２３……情報ビツト補正回
路、２４……誤りチエツクビツト分類回路、２５
……０−１エラービツト回路、２６……１−０エ
ラービツト回路。
Claims (1)
- 【特許請求の範囲】 １ 識別結果のレベルによりデータの１、０が定
まる形式の信号を利用した自動識別レベル制御回
路であつて、 誤り訂正可能な符号体系のデータをふくんで伝
送されるデータ中で、０が１と間違つたとき及び
１が０と間違つたときの回数、多重エラーを示す
信号をそれぞれ出力するエラー訂正回路と、 誤りのない符号及び前記多重エラーを示す信号
に基づいて誤り訂正を行なつた符号の量を計数す
る第１のカウンタと、 前記エラー訂正回路から供給される０が１と間
違つたときの出力に応じて、０を１と間違つた回
数を計数する第２のカウンタと、 前記エラー訂正回路から供給される１が０と間
違つたときの出力に応じて、１を０と間違つた回
数を計数する第３のカウンタと、 前記第２のカウンタと第３のカウンタの計数値
の差に比例し、第１のカウンタの計数値に反比例
する直流電圧を得る変換回路とを設けてなり、 ０を１と誤る率と１を０と誤る率が略等しい場
合は信号中の雑音又はサンプリングタイミングの
ズレによる誤りの発生と検知し、この誤り率に差
がある場合には識別レベルの偏倚が発生している
と検知することに応じて、前記直流電圧で基準直
流電圧を補正することにより、符号の最適識別レ
ベルを得ることを特徴とする自動識別レベル制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3414781A JPS57148442A (en) | 1981-03-10 | 1981-03-10 | Automatic discrimination level control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3414781A JPS57148442A (en) | 1981-03-10 | 1981-03-10 | Automatic discrimination level control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57148442A JPS57148442A (en) | 1982-09-13 |
| JPH0312499B2 true JPH0312499B2 (ja) | 1991-02-20 |
Family
ID=12406082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3414781A Granted JPS57148442A (en) | 1981-03-10 | 1981-03-10 | Automatic discrimination level control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57148442A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61111045A (ja) * | 1984-11-05 | 1986-05-29 | Nec Corp | 受信装置 |
| JP2002326224A (ja) * | 2001-05-02 | 2002-11-12 | Idemitsu Technofine Co Ltd | 熱硬化性樹脂の粉砕方法、粉砕装置、粉砕システム、およびこの粉砕方法により得られた熱硬化性樹脂微粉末 |
| JP2006121387A (ja) * | 2004-10-21 | 2006-05-11 | Nec Corp | 識別再生方法および識別再生装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264820A (en) * | 1975-11-26 | 1977-05-28 | Toshiba Corp | Fsk signal reception unit |
-
1981
- 1981-03-10 JP JP3414781A patent/JPS57148442A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57148442A (en) | 1982-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4077028A (en) | Error checking and correcting device | |
| US4993028A (en) | Error detection and correction coding | |
| US4569050A (en) | Data communication system with fixed weight error correction and detection code | |
| EP0989681B1 (en) | Technique for correcting single-bit errors and detecting paired double-bit errors | |
| JPS6095640A (ja) | 誤り訂正方法及び装置 | |
| EP0364172A3 (en) | Error detection and correction for a data storage system | |
| US4858236A (en) | Method for error correction in memory system | |
| US4897839A (en) | Coding and decoding method | |
| GB1105583A (en) | Error detection and/or correction of digital information | |
| US4417339A (en) | Fault tolerant error correction circuit | |
| EP4312380B1 (en) | Error correction code circuit and error correction method including self-diagnosis of error correction faults | |
| KR20240092600A (ko) | Ecc 장애 검출을 위한 회로들, 시스템들, 및 방법들 | |
| US4003020A (en) | Digital signal transmission | |
| US4521886A (en) | Quasi-soft decision decoder for convolutional self-orthogonal codes | |
| CA2112016C (en) | Viterbi decoding method and viterbi decoding apparatus | |
| JPH0452017B2 (ja) | ||
| RU2211492C2 (ru) | Отказоустойчивое оперативное запоминающее устройство | |
| JPH06244741A (ja) | 誤り訂正方法 | |
| JPH0452660B2 (ja) | ||
| JPS58161547A (ja) | デ−タの復号化方式 | |
| JPS60213150A (ja) | 符号方式 | |
| US5671228A (en) | System for detecting non-coincidence of codes | |
| JP2748765B2 (ja) | 多数決回路 | |
| RU51427U1 (ru) | Отказоустойчивое запоминающее устройство повышенной достоверности функционирования | |
| EP0257414A2 (en) | Fast error detection/correction for command signals |