JPH03127552A - Binarizing circuit - Google Patents
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- JPH03127552A JPH03127552A JP1265280A JP26528089A JPH03127552A JP H03127552 A JPH03127552 A JP H03127552A JP 1265280 A JP1265280 A JP 1265280A JP 26528089 A JP26528089 A JP 26528089A JP H03127552 A JPH03127552 A JP H03127552A
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、入力信号を所定のしきい値と比較して二値化
するための二値化回路に関するちのである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a binarization circuit for comparing an input signal with a predetermined threshold value and binarizing it.
（発明の技術的背景）
入力信号電圧の山と谷の中間付近にしきい値を設定し、
入力信号をこのしきい値と比較することにより入力信号
を二値化する二値化回路が公知である。この場合しきい
値の設定の仕方が、二値化された信号（二値信号）の変
化に直接影響を及ぼすので大変重要になる。このしきい
値を一定の固定値に設定する場合には、入力信号の信号
レベルの変化に対応できない。例えばマイクロフィルム
等の写真フィルムの画像を読取る場合には、このフィル
ムの濃度の変化によって二値信号の検出幅が変化してし
まう問題が生じる。(Technical Background of the Invention) A threshold value is set near the middle of the peak and valley of the input signal voltage,
A binarization circuit is known that binarizes an input signal by comparing the input signal with this threshold value. In this case, the method of setting the threshold value is very important because it directly affects the change in the binarized signal (binary signal). If this threshold value is set to a certain fixed value, it cannot respond to changes in the signal level of the input signal. For example, when reading images from photographic film such as microfilm, a problem arises in that the detection width of the binary signal changes due to changes in the density of the film.
そこで入力信号の山と谷のピーク電圧を用いてしきい値
を求める方法が広く用いられている。この方法は入力信
号の山と谷の電圧（以下ピーク電圧という）を積分回路
からなるピークホールド回路にホールドし、両ピーク電
圧の中間にしきい値を設定するものである。この方法は
低周波追従形といわれるものであり、ピーク電圧を一度
ホールドした後で、次のピーク電圧が入力されるまでの
間に、積分回路を比較的小さい時定数で放電する必要が
ある。その理由は、例えば次のピーク電圧がその前のピ
ーク電圧よりも低くなる時には、ホールドした前のピー
ク電圧はこれよりも低い次のピーク電圧が来るまでの間
に十分に放電が進行して次のピーク電圧よりも低くなっ
ていることが必要であるからである。Therefore, a method of determining the threshold value using the peak voltages of the peaks and valleys of the input signal is widely used. In this method, the peak and valley voltages (hereinafter referred to as peak voltages) of an input signal are held in a peak hold circuit consisting of an integrating circuit, and a threshold value is set between the two peak voltages. This method is called a low frequency tracking type, and after once holding the peak voltage, it is necessary to discharge the integrating circuit with a relatively small time constant until the next peak voltage is input. The reason for this is, for example, when the next peak voltage becomes lower than the previous peak voltage, the previous peak voltage that was held has sufficiently progressed until the next peak voltage, which is lower than this, comes and the next peak voltage is lower than the previous peak voltage. This is because the voltage needs to be lower than the peak voltage of .
しかしこのように積分回路の放電時定数を小さく設定し
た場合には、次のような不都合が生じる。すなわち例え
ば写真フィルムの画像を読取るような場合に、フィルム
送り速度が遅くなった時には入力信号の山と谷の周期が
長くなり、ホールド電圧が大幅に変化して、二値信号出
力の検出幅が大きく変動するという不都合が生じる。ま
たフィルム送りが停止した時には、入力信号の変化が一
次的に無くなるため、しきい値は固定値に戻ってしまう
という不都合がある。このためフィルムの送りと停止を
繰り返して検索を行うマイクロフィルムリータプリンタ
のような装置には不適当であった。However, when the discharge time constant of the integrating circuit is set to be small in this way, the following disadvantages occur. In other words, when reading images from photographic film, for example, when the film feed speed becomes slow, the period of peaks and troughs of the input signal becomes longer, the hold voltage changes significantly, and the detection width of the binary signal output increases. This causes the inconvenience of large fluctuations. Furthermore, when the film feed stops, the change in the input signal temporarily disappears, so the threshold value returns to a fixed value, which is disadvantageous. For this reason, it is unsuitable for devices such as microfilm reader printers, which perform searches by repeatedly feeding and stopping the film.
（発明の目的）
本発明はこのような事情に鑑みなされたものであり、ピ
ークホールド回路の放電時定数を十分に大きく設定する
ことができ、入力信号の山と谷の周期が太き（なったり
入力信号の変化が一次的に無くなった時にも、常に正確
なピーク電圧をホールドでき、入力信号の周期の変動に
よる影響を受けることなく正確な二値化を行うことが可
能な二値化回路を提供することを目的とするちのである
。(Objective of the Invention) The present invention has been made in view of the above circumstances, and it is possible to set the discharge time constant of the peak hold circuit sufficiently large, and the period of the peaks and valleys of the input signal is thick. A binarization circuit that can always hold an accurate peak voltage even when changes in the input signal temporarily disappear, and can perform accurate binarization without being affected by fluctuations in the input signal cycle. The purpose is to provide the following.
（発明の構成）
本発明によればこの目的は、入力信号の山と谷のピーク
電圧を検出し、二値化のためのしきい値をこれら山と谷
のピーク電圧の中間付近に設定する二値化回路において
、山と谷のピーク電圧を検出し記・瞳するＨ−Ｌピーク
ホールド回路と、これら両ピークホールド回路のホール
ド電圧の中間付近にしきい値を求めるしきい値決定回路
と、入力信号をこのしきい値と比較して二値信号を出力
する比較回路と、この二値信号の立上りおよび立下りを
それぞれ検出する立上り・立下り検出回路とを備え、こ
れら立上り・立下り検出回路の出力により前記Ｈ−Ｌピ
ークホールド回路をそれぞれ）（−Ｌ基準電圧にリセッ
トすることを特徴とする二値化回路により達成される。(Structure of the Invention) According to the present invention, the purpose is to detect the peak voltages of the peaks and valleys of the input signal, and to set the threshold for binarization near the middle of the peak voltages of these peaks and valleys. In the binarization circuit, an H-L peak hold circuit that detects and records peak voltages of peaks and valleys, and a threshold determining circuit that determines a threshold value near the middle of the hold voltages of both of these peak hold circuits; It is equipped with a comparison circuit that compares an input signal with this threshold value and outputs a binary signal, and a rising/falling detection circuit that detects the rising edge and falling edge of this binary signal, respectively. This is achieved by a binarization circuit characterized in that each of the H-L peak hold circuits is reset to (-L reference voltage) by the output of the circuit.
（実施例）
第１図は本発明の一実施例のブロック図、第２図と第３
図はそれぞれ入力信号の山と谷のピークをホールドする
ピークホールド回路図、第４図はしきい値決定回路図、
また第５図は各部の出力波形図である。(Embodiment) Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 and 3 are block diagrams of an embodiment of the present invention.
The figures are a peak hold circuit diagram that holds the peaks and valleys of the input signal, and Figure 4 is a threshold determination circuit diagram.
Moreover, FIG. 5 is an output waveform diagram of each part.
これらの図でＩＯＡとＩＯＢは、それぞれＨピークホー
ルド回路とＬピークホールド回路であり、入力信号Ａの
山と谷との電圧（ピーク電圧）をホールドするものであ
る。両ピークホールド回路１０Ａ、ＩＯＢは極性が異な
るのみで基本的には同じ構成であるから、回路１０Ａに
ついてその構成を説明し、回路１０Ａとの対応部分には
符号Ｂを付してその説明は省く。In these figures, IOA and IOB are an H peak hold circuit and an L peak hold circuit, respectively, which hold the peak and valley voltages (peak voltages) of the input signal A. Both peak hold circuits 10A and IOB have basically the same configuration except for the polarity difference, so the configuration of the circuit 10A will be explained, and the corresponding parts with the circuit 10A will be given the symbol B and their explanation will be omitted. .
第２図において１２Ａ、１４Ａはそれぞれバッファアン
プであり、ダイオード１６Ａ、１８Ａによって入力信号
Ａの電圧上昇に対応してコンデンサ２ＯＡが充電され、
この時の入力信号■。の山のピーク電圧（ｖｐｈ）がコ
ンデンサ２０Ａにホールドされる。このコンデンサ２Ｏ
Ａの充電電圧はバッファアンプ１４Ａを介し・てビーク
電圧信号Ｖｐｈとして出力される。In FIG. 2, 12A and 14A are buffer amplifiers, respectively, and a capacitor 2OA is charged by diodes 16A and 18A in response to the voltage rise of the input signal A.
Input signal at this time■. The peak voltage (vph) at the peak of is held in the capacitor 20A. This capacitor 2O
The charging voltage A is outputted as a peak voltage signal Vph via the buffer amplifier 14A.
２２ＡはＮＰＮトランジスタからなるリセットスイッチ
、２４Ａはこれに逆並列接続されたダイオードである。22A is a reset switch made of an NPN transistor, and 24A is a diode connected in antiparallel to this.
このスイッチ２２ＡであるトランジスタのコレクタＣは
コンデンサ２ＯＡの充電端に、エミッタＥはＨ基準電圧
■。、に接続され、ベースＢには後記リセット信号Ｒ１
が入力される。The collector C of the transistor that is this switch 22A is the charging terminal of the capacitor 2OA, and the emitter E is the H reference voltage ■. , and the base B receives a reset signal R1, which will be described later.
is input.
ここにバッファアンプ１４Ａの入カインビーグンスは非
常に大きいから、スイッチ２２Ａが開路している時には
コンデンサ２ＯＡの放電時定数は無限大と考えることが
できる。このためこのＨピークホールド開路１０Ａの出
力であるピーク電圧信号■、は入力信号ＶＡのピーク後
はリセット信号Ｒｈが入力されるまでの間一定で変化し
ない。Since the input signal to the buffer amplifier 14A is very large, the discharge time constant of the capacitor 2OA can be considered to be infinite when the switch 22A is open. Therefore, the peak voltage signal (2), which is the output of the H peak hold open circuit 10A, remains constant and does not change after the peak of the input signal VA until the reset signal Rh is input.
ノセット信号Ｒ０がスイッチ２２Ａが閉路すると、コン
デンサ２ＯＡの充電端電圧がＨ基準電圧■。、より高け
ればコンデンサ２ＯＡの電荷がＨ基準電圧■。ゎ側へ流
出し、反対であればＨ基準電圧■。、側からダイオード
２４Ａを介してコンデンサ２ＯＡに充電電荷が流れ、結
局コンデンサ２ＯＡの充電端はＨ基準電圧■。。に保持
される。リセット信号Ｒ，の入力がなくなってスイッチ
２２Ａが開路した後、入力信号Ａの電圧がＨ基準電圧■
。。When the noset signal R0 closes the switch 22A, the charging terminal voltage of the capacitor 2OA becomes the H reference voltage ■. , if it is higher, the charge on the capacitor 2OA is H reference voltage ■. It flows to the ゎ side, and if it is the opposite, the H reference voltage■. , a charging charge flows to the capacitor 2OA via the diode 24A, and the charging end of the capacitor 2OA eventually reaches the H reference voltage ■. . is maintained. After the reset signal R is no longer input and the switch 22A is opened, the voltage of the input signal A becomes the H reference voltage.
. .
以上になると、再びコンデンサ２ＯＡの充電が始まりピ
ーク電圧Ｖ ｐｈをホールドすることになる。When the voltage exceeds that level, charging of the capacitor 2OA starts again and the peak voltage Vph is held.
Ｌピークホールド開路１０Ｂの出力であるピーク電圧信
号■□は、同様にリセット信号Ｒ１が人力されない間は
、入力信号Ａの谷の電圧Ｖ 、＋をホールドし、リセッ
ト信号Ｒ１が入力されてスイッチ２２Ｂが閉路する間だ
けＬ基準電圧■。１になる。The peak voltage signal □, which is the output of the L peak hold open circuit 10B, similarly holds the valley voltage V, + of the input signal A while the reset signal R1 is not inputted, and when the reset signal R1 is input, the peak voltage signal □ L reference voltage ■ only while is closed. Becomes 1.
３０はしきい値決定回路であり、Ｈ−Ｌピークホールド
回路１０Ａ、ＩＯＢの出力信号■。、Ｖ ｐＨの中間の
電圧（Ｖ、ｈ＋Ｖ□）／２を求めてこれをしきい値Ｖｃ
ｈとするものである。この回路３０は第４図に示すよう
に出力信号ｖｐｈ、■、の電圧を等しい分圧抵抗（例え
ば２０にΩ）３２．３４で分圧し、その間に現われる電
圧をバッファアンプ３６．３８を介して取出し、しきい
値■ｔｈとするものである。Reference numeral 30 denotes a threshold value determining circuit, and the output signal ■ of the H-L peak hold circuit 10A and IOB. , V pH, and calculate the intermediate voltage (V, h+V
h. As shown in FIG. 4, this circuit 30 divides the voltage of the output signal vph, ■ by equal voltage dividing resistors (for example, 20 Ω) 32.34, and divides the voltage appearing between them through buffer amplifiers 36.38. The threshold value is set to 2th.
このしきい値Ｖ ｔｈは比較回路４０（第１図）の反転
入力端に入力され、入力信号■９が非反転入力端に入力
される。このため比較回路４０は、■。＞ Ｖ ｔ ｈ
の時にＨレベルとなる二値信号■。を出力する。This threshold value V th is input to the inverting input terminal of the comparison circuit 40 (FIG. 1), and the input signal 9 is input to the non-inverting input terminal. Therefore, the comparator circuit 40 performs (1). ＞V th
A binary signal that becomes H level when . Output.
４２Ａ、４２Ｂは、この二値信号■５の立上りと立下り
をそれぞれ検出するための立上り検出回路と立下り検出
回路である。これらの回路４２Ａ、４２Ｂは、例えばＣ
Ｒ微分回路とフンショットマルチバイブレークとの組合
せによって構成可能である。回路４２Ａにより検出され
た立上り信号はリセット信号Ｒｈとして前記Ｈピークホ
ールド回路１０Ａのスイッチ２２Ａに導かれる。また回
路４２Ｂにより検出された立下り信号はリセット信号Ｒ
１として前記Ｌピークホールド回路１０Ｂのスイッチ２
２Ｂに導かれる。42A and 42B are a rise detection circuit and a fall detection circuit for detecting the rise and fall of this binary signal 5, respectively. These circuits 42A, 42B are, for example, C
It can be configured by a combination of an R differentiation circuit and a Funshot multi-by-break. The rising signal detected by the circuit 42A is guided to the switch 22A of the H peak hold circuit 10A as a reset signal Rh. Further, the falling signal detected by the circuit 42B is the reset signal R.
1 as switch 2 of the L peak hold circuit 10B.
Guided by 2B.
（作用）
まず最初に電源を投入すると、各Ｈ−Ｌピークホールド
回路１０Ａ、１０Ｂの出力■ｌ、ｒ、およびＶｐｌは、
それぞれＨ基準電圧Ｖ ａｈとＬ基準電圧■。１とにな
る。従ってこの状態で入力信号■Ａがなければしきい値
■ｔｈは両基準電圧の中間（■。。(Function) When the power is first turned on, the outputs l, r, and Vpl of each H-L peak hold circuit 10A and 10B are as follows.
H reference voltage V ah and L reference voltage ■, respectively. It becomes 1. Therefore, in this state, if there is no input signal ■A, the threshold value ■th will be the midpoint between the two reference voltages (■.
＋ｖｏ＋）／２になり、二値信号ＶｂはＬレベルになる
。+vo+)/2, and the binary signal Vb becomes L level.
入力信号ｖＡが入力されると、その増加に従ってＨピー
クホールド回路１０Δの出力Ｖ ｐｌ、が増加し、入力
信号■、がその山を過ぎて減少し始めると、この山の電
圧をコンデンサ２ＯＡにホールドし、その後出力Ｖ２．
．をこのピーク電圧にホールドする。入力信号ｖＡが減
少すると減少に伴ってＬピークホールド回路１０Ｂの出
力Ｖ、ｒ、を減少し、入力信号■、の谷を過ぎて増加し
始めると、この谷の電圧をホールドし、出力Ｖ□をこの
電圧にホールドする。両ホールド回路１０Ａ、ＩＯＢの
出力■０、Ｖ、ｌが変化する間、しきい値決定回路３０
は常時これらの出力の中間の電圧を求めこれをしきい値
■え。とじて出力している。When the input signal vA is input, the output V pl of the H peak hold circuit 10Δ increases as the input signal vA increases, and when the input signal ■ begins to decrease after passing the peak, the voltage of this peak is held in the capacitor 2OA. Then, the output V2.
．． is held at this peak voltage. When the input signal vA decreases, the output V, r of the L peak hold circuit 10B decreases as the input signal vA decreases, and when the input signal begins to increase after passing the valley of the input signal V, the voltage at this valley is held and the output V□ is held at this voltage. Both hold circuits 10A, IOB output ■While 0, V, l change, threshold value determining circuit 30
Always find the voltage between these outputs and use this as the threshold. The output is closed.
比較回路４０は入力信号■１が減少してしきい値Ｖ ｔ
ｈに一致するまではＨレベルの二値信号■ゎを出力しく
第５図ａ参照）、一致すると（時刻１＋）二値信号■ゎ
をＬレベルに変える。立下り検出回路４２Ｂはこの二値
信号■５のＨ−ＬＬへの変化を検出して所定時間幅のリ
セット信号Ｒ８を出力する。このリセット信号Ｒ，はＬ
ピークホールド回路１０Ｂのスイッチ２２Ｂを所定時間
だけ閉路し、出力■２、をＬ基準電圧■。、にする。入
力信号ｖＡがこのＬ基準電圧■。、より低くなればこの
入力信号■、がホールドされその谷の電圧が以後Ｖ ｐ
（として出力される。The comparator circuit 40 decreases the input signal 1 and the threshold value V t
The binary signal ゎ of H level is output until it matches h (see Figure 5a), and when they match (time 1+) the binary signal ゎ is changed to L level. The fall detection circuit 42B detects the change of this binary signal 5 from H to LL and outputs a reset signal R8 having a predetermined time width. This reset signal R, is L
The switch 22B of the peak hold circuit 10B is closed for a predetermined period of time, and the output (2) is set to the L reference voltage (2). , make it. The input signal vA is this L reference voltage ■. , this input signal ■ is held and the valley voltage becomes V p
(Output as
一方この間Ｈピークホールド回路１０Ａは入力信号ｖヶ
の山をホールドし続ける（第５図ｂ）。Meanwhile, during this time, the H peak hold circuit 10A continues to hold the input signal v peaks (FIG. 5b).
入力信号■、が谷を過ぎて次の山に向う過程において、
Ｖ、＝Ｖｔｈ
になると、二値信号■ゎがＬからＨレベルへ変化し、こ
れに伴い立上り検出回路４２Ａのリセット信号ＲｈがＨ
ピークホールド回路１０Ａをリセットする（時刻ｔｚ）
。するとこの回路１０Ａの出力■。は基準電圧■。。に
戻った後再び入力信号■。の増加に伴って増加し、入力
信号ｖヶの山の電圧をホールドする。以後入力信号■、
がしきい値■。に一致する度に（ｔ３．ｔ４）、ピーク
ホールド回路１０Ａ、ＩＯＢを交互にリセットする。In the process of the input signal ■, passing through a valley and heading towards the next peak, when V, = Vth, the binary signal ■ゎ changes from L to H level, and along with this, the reset signal Rh of the rising edge detection circuit 42A changes. H
Reset the peak hold circuit 10A (time tz)
. Then, the output of this circuit 10A is ■. is the reference voltage ■. . ■ Input signal again after returning to. increases as the input signal v increases, and holds the voltage at the peak of the input signal v. From now on, the input signal ■,
is the threshold ■. (t3, t4), the peak hold circuit 10A and IOB are alternately reset.
以上のように、入力信号■１が山に達する直前のしきい
値■。に一致する時点で、Ｈピークホールド回路１０Ａ
をリセットし、また谷に達する直前のしきい値Ｖ ｔｈ
に一致する時点で、Ｌピークホールド回路１０Ｂをリセ
ットすることにより、各ピークホールド回路１２Ａ、１
２Ｂの出力Ｖ ｐ ｈおよび■、を求めなおしてい、る
。従って各ピークホールド回路１０Ａ、ＩＯＢは放電の
時定数を無限大に設定できる。しかもこれらのリセット
は、入力信号■、の入力が無くなれば行われず、一定の
出力Ｖ ｐｒ、、■ｐＩがホールドされ続ける。このた
め入力信号■、の周期が変化してち常に正確なしきい値
Ｖ ｖｈが求められる。As mentioned above, the threshold value ■ just before the input signal ■1 reaches the peak. At the point when the H peak hold circuit 10A coincides with
and reset the threshold value V th just before reaching the valley again.
By resetting the L peak hold circuit 10B at the point in time when the peak hold circuits 12A and 1
2B's output V p h and ■ are recalculated. Therefore, each of the peak hold circuits 10A and IOB can set the discharge time constant to infinity. Furthermore, these resets are not performed unless the input signals ① and ① are no longer input, and the constant outputs V pr, , ② pI continue to be held. Therefore, an accurate threshold value Vvh can be determined whenever the period of the input signal (2) changes.
（発明の効果）
本発明は以上のように、Ｈ−Ｌピークホールド回路を、
入力信号■。がそれぞれ山および谷に至る直前であって
かつ入力信号がしきい値に一致する時点でリセットする
ちのであるから、各ピークホールド回路には十分に大き
いＴ５！ｌ電時定数を持たせることができる。このため
入力信号ｖＡの周期が大きくなってち常に正しいしきい
値■ｔ１．．による二値化が可能になる。従って例えば
マイクロフィルムの画像を読出す場合等に、フィルム送
り速度が変化したり、フィルム送りが停止したりした場
合に６、二値化信号の検出幅が変動することがなくなる
。(Effects of the Invention) As described above, the present invention provides the H-L peak hold circuit.
Input signal■. T5! is sufficiently large for each peak hold circuit because it is reset just before reaching the peak and valley, respectively, and when the input signal matches the threshold value. It can have an electric time constant. Therefore, as the period of the input signal vA increases, the threshold value ■t1. ．． binarization is possible. Therefore, when the film feed speed changes or the film feed stops, for example when reading an image from a microfilm, the detection width of the binarized signal will not fluctuate.
第１図は本発明の一実施例のブロック図、第２図と第３
図はそれぞれ入力信号の山と谷のピークをホールドする
ピークホールド回路図、第４図はしきい値決定回路図、
また第５図は各部の出力波形図である。
１０Ａ・・・Ｈピークホールド回路、
１０Ｂ・・・Ｌピークホールド回路、
３０・・・しきい値決定回路、
４０・・・比較回路、
４２Ａ・・・立上り検出回路、
４２Ｂ・・・立下り検出回路、
■、・・・入力信号、
■５・・・二値信号、
■、。・・・しきい値、
■。。・・・Ｈ基準電圧、
■。１・・・Ｌ基４電圧、
Ｒｈ、Ｒ，・・・リセット信号。Figure 1 is a block diagram of one embodiment of the present invention, Figures 2 and 3 are block diagrams of one embodiment of the present invention.
The figures are a peak hold circuit diagram that holds the peaks and valleys of the input signal, and Figure 4 is a threshold determination circuit diagram.
Moreover, FIG. 5 is an output waveform diagram of each part. 10A...H peak hold circuit, 10B...L peak hold circuit, 30...Threshold value determination circuit, 40...Comparison circuit, 42A...Rise detection circuit, 42B...Fall detection Circuit, ■,...Input signal, ■5...Binary signal, ■,. ...threshold, ■. . ...H reference voltage, ■. 1... L group 4 voltages, Rh, R,... Reset signal.
Claims (1)
のしきい値をこれら山と谷のピーク電圧の中間付近に設
定する二値化回路において、山と谷のピーク電圧を検出
し記憶するＨ・Ｌピークホールド回路と、これら両ピー
クホールド回路のホールド電圧の中間付近にしきい値を
求めるしきい値決定回路と、入力信号をこのしきい値と
比較して二値信号を出力する比較回路と、この二値信号
の立上りおよび立下りをそれぞれ検出する立上り・立下
り検出回路とを備え、これら立上り・立下り検出回路の
出力により前記Ｈ・Ｌピークホールド回路をそれぞれＨ
・Ｌ基準電圧にリセットすることを特徴とする二値化回
路。In a binarization circuit that detects the peak voltages of the peaks and valleys of the input signal and sets the threshold for binarization near the middle of the peak voltages of these peaks and valleys, the peak voltages of the peaks and valleys are detected. and a threshold value determination circuit that determines a threshold value near the middle of the hold voltages of both peak hold circuits, and outputs a binary signal by comparing the input signal with this threshold value. and a rise/fall detection circuit that detects the rise and fall of this binary signal, and the outputs of these rise/fall detection circuits cause the H and L peak hold circuits to go high
- A binarization circuit characterized by resetting to the L reference voltage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265280A JP2756468B2 (en) | 1989-10-13 | 1989-10-13 | Binarization circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265280A JP2756468B2 (en) | 1989-10-13 | 1989-10-13 | Binarization circuit |
Publications (2)
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|---|---|
| JPH03127552A true JPH03127552A (en) | 1991-05-30 |
| JP2756468B2 JP2756468B2 (en) | 1998-05-25 |
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| JPS627266A (en) * | 1985-07-04 | 1987-01-14 | Kowa Co | Picture processor |
-
1989
- 1989-10-13 JP JP1265280A patent/JP2756468B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153473A (en) * | 1979-05-18 | 1980-11-29 | Ricoh Co Ltd | Generating circuit for binary signal |
| JPS55153475A (en) * | 1979-05-19 | 1980-11-29 | Ricoh Co Ltd | Binary signal generating circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2756468B2 (en) | 1998-05-25 |
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