JPH0312784B2

JPH0312784B2 -

Info

Publication number: JPH0312784B2
Application number: JP58195400A
Authority: JP
Inventors: Sain Pyuaa Deepuraaji
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1982-10-20
Filing date: 1983-10-20
Publication date: 1991-02-21
Also published as: EP0106417B1; JPS59107559A; EP0106417A2; DE3378807D1; EP0106417A3

Description

【発明の詳細な説明】本発明は、表面を有する半導体本体を具える集
積回路であつて、該集積回路は更に、前記の表面
に延在し、集積回路の電子素子を含む能動半導体
領域を横方向で各別に囲むフイールド酸化物領域
と、集積回路の端子に供給される入力信号がこの
端子に結合した集積回路の区分を破損せしめない
ようにする保護装置とを具えており、この保護装
置は厚肉酸化物絶縁ゲート電界効果トランジスタ
を有し、このトランジスタのソースに第１電圧が
与えられ、このトランジスタのドレインおよびゲ
ート電極が前記の端子に結合されており、このト
ランジスタのゲート誘電体は少くとも部分的に前
記のフイールド酸化物領域の一部を以つて構成さ
れている集積回路に関するものである。

集積回路（IC）は静電的な放電（ESD）によ
つて破損されやすい。このことは特に、中位の電
圧で破壊する薄肉のゲート誘電体を用いた電界効
果トランジスタ（FET）を具える金属酸化物半
導体（MOS）ICの場合に成立つ。例えば、通常
のMOSゲート誘電体は約500〜1000Åの厚さの二
酸化珪素を用いており、この誘電体は６〜９ボル
ト／100Åで破壊する。従つて、500Åの厚さの酸
化物誘電体にまたがつて30ボルトの電圧を印加す
ると、この誘電体が破壊するおそれがある。

酸化物が破壊するという欠点に加えて、ICの
端子にはしばしばアンペアオーダーのESD電流
が現われる。この電流によつて発生させられた熱
が適切に消散させられなければ、リード線パター
ンにおける金属の電気移動やICにおけるドーパ
ントの微少拡散が生じるおそれがある。その結果
としてICの基板領域とリード線パターンとの間
が短絡する。

一般に殆んどのMOS−ICは、その製造、試験、
輸送および設置中に、ICの取扱い者により発生
せしめられた電圧がこのICにまたがる放電を生
ぜしめた際にESDによる破損を受けやすい。人
は1000〜10000ボルトの電圧を容易に生ぜしめる
おそれがある。この高電圧による破損効果は人体
の抵抗値によつて部分的に緩和させられる。しか
し、破損を生じるおそれの大きなESD信号が依
然として残存する。通常は誘電体の破壊を防止す
る為に、ESDエネルギーを消散せしめる為の保
護装置がMOS−ICの各入力端子とその作動区分
との間に接続されている。

上述した入力保護装置を評価するに当つて通
常、人体を表わす回路が用いられる。第１図は、
このような“人体”回路が入力端子１２を有する
集積回路（IC）１０といかに作用し合うかを示
し、入力端子１２は人体から生じるESD入力信
号V_Iを受ける。この回路においては、実際の
ESD電圧を表わす電源電圧V_Sが２極スイツチ１
４を経て、約100〜200ピコフアラツドの人体容量
を表わす接地コンデンサC_Sに印加される。コンデ
ンサC_SがV_Sまで充電された後、スイツチ１４は
その充電位置から放電位置に切換えられる。従つ
て、コンデンサC_Sは1000〜2000オームの人体抵抗
値を表わす抵抗R_Sを経て放電し、信号V_Iを生ぜ
しめる。

入力端子１２は入力保護装置１６に接続されて
おり、この入力保護装置は信号V_Iにより作動さ
せられ、IC１０の保護ゲート１８に変更された
入力信号V_Cを供給する。この入力信号V_Cはゲー
ト１８を破損せしめない程度の強さにするのが望
ましい。装置１６がゲート１８を保護する限り、
抵抗R_Sは動的な作動回路の一部を構成する。そ
の理由は、この抵抗がコンデンサC_SからのV_S放
電を決定する為である。

ICの入力保護に関しては種々の種類の装置が
考えられている。文献“Proceedings of 1980
Electrical Overstress／Electrostatic
Discharge Symposium”の第73〜80頁の論文
“Protection of MOS Integrated Circuits from
Destruction by Electrostatic Discharge”（J.
Keller氏著）には種々のMOS入力保護回路の要
約が記載されている。

第２図はJ.Keller氏の上記の論文に記載されて
いるIC１０に対する入力保護装置の一例を示し、
この場合IC１０は、基準電圧V_SSが与えられるＰ
型基板領域を有する半導体基板上に造つたＮチヤ
ネルMOS（NMOS）ICとする。この保護装置１
６においては、端子１２とゲート１８との間に接
続されたＮ型拡散抵抗RAが電流の流れを制限す
る。しかしこの抵抗RAの値は大きくしない。そ
の理由は、この抵抗の値を大きくすると、信号
V_Cを許容しえない程度に減衰せしめてしまう為
である。1000オームのような通常のRA値であつ
てもV_C電圧を過度に減衰せしめるおそれがある。

Ｐ型基板領域は抵抗RAのＮ型材料とでPNダ
イオードJAを構成する。このダイオードJAは通
常逆バイアスされている。その逆降服電圧V_BDは
IC１０における薄肉の酸化物ゲート誘電体の破
壊電圧よりも低い。V_SSが接地電圧であるものと
すると、V_I電圧がV_BDに達すると、ダイオードJA
はなだれ降服し、V_I電流をV_SS電源に流す通路が
形成される。この通路はV_I電圧がV_Rまで上昇す
るのを防止する為のものである。しかし、降服を
生ぜしめるのにある時間が必要である為、依然と
してV_I電圧がV_BDを経てV_Rに達し、ゲート１８を
破損せしめるおそれがある。ダイオードJAは代
表的にこのダイオードが永続的に降服する電圧よ
りも低い数百ボルトまでのV_S値に対し有効であ
る。V_I電圧が接地電位よりもわずかに低い値に
降下すると、ダイオードJAはターン・オンして
V_SS電源から電流（正）を取出す。これにより、
電圧V_Iが−V_BDに降下するのを防止し、同様にし
てゲート１８を保護する。

素子RAおよびJAとともに通常、Ｎチヤネルエ
ンハンスメントモードの薄肉酸化物絶縁ゲート
FET QAが用いられている。このFET QAはパ
ンチスルーFETであり、そのドレインは抵抗RA
とゲート１８との間に接続されており、その絶縁
ゲートは寄生抵抗RBを経てFET QAのソースに
接続されており、このソースは寄生抵抗RCを経
てV_SS電源に接続されている。これらの寄生抵抗
はFET QAのゲートおよびソースに対する電気
接続線の固有の抵抗である為、これら寄生抵抗
RBおよびRCの値は小さく、代表的にそれぞれ25
〜50オームよりも大きくない。V_I電圧が正であ
る場合には、FET QAは主としてパンチスルー
によりゲート１８を保護する。その理由は、
FET QAのドレインの空乏領域がFET QAのソ
ースまで延在しており、V_SS電源への導電路を形
成する為である。またFET QAはそのドレイン
付近のダイオードJAの部分の降服電圧を低くす
る。IC１０におけるゲート誘電体の厚さが約
1000オングストロームであり、人体抵抗R_Sが約
1500オームであり、人体容量（コンデンサ）C_Sが
約100ピコフアラツドである場合には、FET QA
と抵抗／ダイオードRAおよびJAとの組合せによ
り、約1500ボルトまでのV_S値がゲート１８を破
損せしめないようにする。

J.Keller氏の前記の論文に記載されているIC１
０に対する保護装置１６の他の例を、このICを
NMOS ICとした場合につき第３図に示す。この
第３図の場合も、装置１６は前述したように接続
され作動する拡散抵抗／ダイオードRAおよびJA
を有する。陽極をV_SSが印加されるＰ型基板領域
とし、陰極を端子１２に接続したPNダイオード
JBはダイオードJAにつき前述したようにして機
能する。

第３図における装置１６への重要な追加素子は
Ｎチヤネル（エンハンスメントモード）厚肉酸化
物絶縁ゲートFET QBであり、そのドレインが
ゲート１８に接続されている。FET QBのソー
スは電圧V_SSが与えられ、FET QBの絶縁ゲート
は端子１２に接続されている。FET QBのゲー
ト誘電体は、IC１０の電子素子を含む能動半導
体領域を横方向において各別に囲む二酸化珪素の
フイールド領域の一部を以つて構成されている。
このフイールド酸化物のゲート誘電体の厚さは、
FET QBのしきい値電圧V_TがV_Rよりも小さく通
常IC作動中に到達するV_Iレベルよりも大きくな
るような厚さである。V_I電圧がFET QBのV_Tよ
りも高い値に上昇するものとすると、このFET
QBはターン・オンし、V_SS電源への通路を形成
し、V_I電圧が更に上昇するのを防止する。V_I電
圧が更に上昇しようとすると、FET QBはその
ドレイン空乏領域がそのソースまで延在するパン
チスルーFETとして作用し、V_SS電源への更に広
い電流通路を形成する。FET QBのような厚肉
酸化物FETを用いた入力保護装置は第２図につ
き前述した条件で2500〜3000ボルトまでのV_S電
圧での破損を防止しうる。

例えば、ゲート誘電体の厚さを500オングスト
ロームとし、R_Sを1000オームとし、C_Sを200ピコ
フアラツドとしたより厳しい条件の下では、上述
した装置は良好に作動しない。この場合、上述し
た装置は1500ボルト以上のV_S値で保護を行なわ
ない。更に、ESDエネルギーの大部分が端子１
２に接続された抵抗RAの前端で消費される。そ
の理由は、FET QA或いはFET QBが抵抗RA
の後端に接続されている為である。これにより金
属の電気移動や抵抗RAの前端付近でのドーパン
トの微少拡散を生ぜしめるおそれがある。

本発明の目的は上述した欠点を解消しうる集積
回路を提供せんとするにある。

本発明は、表面を有する半導体本体を具える集
積回路であつて、該集積回路は更に、前記の表面
に延在し、集積回路の電子素子を含む能動半導体
領域を横方向で各別に囲むフイールド酸化物領域
と、集積回路の端子に供給される入力信号がこの
端子に結合した集積回路の区分を破損せしめない
ようにする保護装置とを具えており、この保護装
置は厚肉酸化物絶縁ゲート電界効果トランジスタ
を有し、このトランジスタのソースに第１電圧が
与えられ、このトランジスタのドレインおよびゲ
ート電極が前記の端子に結合されており、このト
ランジスタのゲート誘電体は少くとも部分的に前
記のフイールド酸化物領域の一部を以つて構成さ
れている集積回路において、前記の保護装置が更
にエンハンスメントモードの絶縁ゲート電界効果
トランジスタを有しており、このエンハンスメン
トモード絶縁ゲート電界効果トランジスタのソー
スに前記の第１電圧が与えられ、このエンハンス
メントモード絶縁ゲート電界効果トランジスタの
ドレインは前記の端子に結合され、このエンハン
スメントモード絶縁ゲート電界効果トランジスタ
のゲート電極は抵抗の一端に結合され、この抵抗
の他端に第２電圧が与えられ、このエンハンスメ
ントモード絶縁ゲート電界効果トランジスタのド
レインは前記の厚肉酸化物絶縁ゲート電界効果ト
ランジスタのドレインと一体となつており、エン
ハンスメントモード絶縁ゲート電界効果トランジ
スタが少くとも25ミクロンのチヤネル幅を有し、
厚肉酸化物絶縁ゲート電界効果トランジスタが少
くとも25ミクロンのチヤネル幅を有するようにし
たことを特徴とする。

ICは、単結晶半導体主領域を有し、この半導
体本体とソースおよびドレインの各々とでPN接
合を形成するようにした半導体本体から造る。エ
ンハンスメントモードのFETは通常試験や常規
IC作動中オフ状態となつている。エンハンスメ
ントモードのFETは、抵抗が存在する為に、入
力信号が変化した後の短期間の間一時的に“フロ
ーテイングゲート”FETとして作用する。この
期間中、絶縁ゲートにおける電圧は、ドレインに
対する絶縁ゲートの寄生容量とソースおよび主領
域に対する絶縁ゲートの寄生容量との比に依存す
る値で浮動する。ゲート電圧の瞬間的変化は通常
入力電圧の変化の約10〜15％程度である。１ボル
トのしきい値電圧の場合、入力信号が約８ボルト
上昇するとエンハンスメントモードのFETがタ
ーン・オンし、入力信号を第１電圧まで放電させ
る導電通路が形成される。入力信号が更に上昇す
ると、エンハンスメントモードFETは更に高程
度にターン・オンする。これにより入力電圧が更
に増大するのを逐次ゆつくりさせる。従つて、入
力電圧がMOS薄肉酸化物ゲート誘電体の破壊電
圧に達するのを防止する正味の効果が得られる。

ドレインは、これらの幅の大部分を含む両末端
まで延在するこれらドレインの半導体材料に沿つ
て前記の端子に結合し、これらソースおよびドレ
イン間でこれらの幅に亘つて流れるように電流を
分布させるようにするのが望ましい。このように
することにより、発生する熱を低減させ、このよ
うにしない場合にドーパントの微少拡散や金属の
電気移動により生じる破損を防止する。

前記の主領移は第２基準電圧に維持する。エン
ハンスメントモードFETをＮチヤネルとする場
合には、第２電圧を第１電圧とこのFETのしき
い値電圧との和の値よりも小さくするのが好まし
い。これとは逆に、エンハンスメントモード
FETをＰチヤネルとする場合には、第２電圧を
第１電圧とFETのしきい値電圧との和の値より
も大きくするのが好ましい。従つて、エンハンス
メントモードFETは通常オフ状態（ノーマルオ
フ）であり、入力信号がICを破損せしめるおそ
れのある電圧に近づく場合のみターン・オンす
る。このICがMOS ICである場合には、このIC
の入力インピーダンスを高く維持しうる。厚肉酸
化物FETは一般に前述したターン・オンおよび
パンチスルー機構によりIC区分を保護する。更
に、エンハンスメントモードおよび厚肉酸化物
FETのドレインを一体にすることにより、これ
らFETが共働してIC区分に対する破損を防止す
る。

また前述の端子とIC区分との間に入力抵抗を
結合することにより更に保護が達成される。本発
明の入力保護装置の他の素子は入力抵抗の前端に
結合される為、従来よりも著しく少ないエネルギ
ーが消費されるだけである。これにより、入力抵
抗の付近におけるドーパントの微少拡散や金属の
電気移動が防止される。この入力抵抗は従来より
も著しく小さい約200オームの抵抗とし、入力電
圧を著しく減衰せしめないようにするのが好まし
い。

酸化物ゲート誘電体の厚さを、人体の抵抗およ
び容量がそれぞれ1000オームおよび200ピコフア
ラツドである場合に約500オングストロームとす
ると、本発明による入力保護装置は2000ボルト以
上のESD電圧でのIC区分の破損を防止する。こ
の点は、従来の装置が同じ条件の下で達成しうる
よりも極めて良好な状態である。

次に本発明を数例および図面の第４〜９図につ
きより詳細に説明する。

図面および好適例の説明において同じ或いは極
めて類似するものには同一符号を用いた。

第６および８図は実際のものにほぼ正比例させ
て描いた。第６および８図における実線は面６−
６および８−８でそれぞれ実際に現われる素子を
示す。実線でない線は面６−６および８−８より
も下に位置する素子を示す。特に、点線は多結晶
珪素領域を示す。一点鎖線はN⁺のドーピングが
行なわれた単結晶珪素領域を示す。破線は誘電体
材料を経て下側の珪素まで至る孔を表わす。

第４図は、端子１２に現われる入力信号V_Iに
応答し、ゲート１８を破損せしめない電圧レベル
で信号V_Cを発生せしめるように作動する本発明
の入力保護装置１６の一回路例を示す。信号V_C
はゲート１８における代表的なFET QOの絶縁
ゲートに供給する。端子１２、装置１６およびゲ
ート１８／FET QOはIC１０、この場合NMOS
ICの一部である。FET QOの二酸化珪素ゲート
誘電体の破壊電圧V_Rは30ボルトと小さい。

第４図における装置１６は一対のＮチヤネルエ
ンハンスメントモード薄肉酸化物絶縁ゲート
FET Ｑ１およびＱ２を有しており、これらの別
個のドレインＤ１およびＤ２は端子１２に接続さ
れている。これらのソースＳ１およびＳ２の各々
には基準電圧V_SSが与えられ、この電圧はIC１０
に電力が与えられた常規作動中オフ・チツプ
（off−chip）接地電圧（０ボルト）とするのが好
ましい。FET Ｑ１およびＱ２の各々は約１ボル
トのしきい値電圧V_TGを有する。FET Ｑ１の絶
縁ゲートＧ１は抵抗Ｒ１の一端に接続し、抵抗Ｒ
１の他端には基板電圧とするのが好ましい逆バイ
アス基準電圧V_BBを与える。FET Ｑ２の絶縁ゲ
ートＧ２も同様に抵抗Ｒ２の一端に接続し、抵抗
Ｒ２の他端には電圧V_BBを与える。これら抵抗Ｒ
１およびＲ２を用いることにより、V_I電圧が変
化した際にFET Ｑ１およびＱ２を一時的に“フ
ローテイングゲート”FETとして作用させる。

常規のIC作動中はFET Ｑ１およびＱ２をオフ
状態とするのが好ましい。このことは、ゲートＧ
１或いはＧ２における電圧が常規作動中V_BBとな
る為V_BBをV_SS＋V_TGよりも小さくする必要がある
ということを意味する。オン・チツプ（on−
chip）基板バイアス発生器（図示せず）はV_SSよ
りも数ボルト低い値の電圧V_BBを発生するように
するのが好ましい。基板バイアス発生器を用いな
い場合には、電圧V_BBおよびV_SSを同じ値とする。
IC１０に電力を与えない場合には２種類の状態
が生じる。まず第１に、IC１０に手を触れてい
る際に電圧V_SSおよびV_BBが浮動する。電圧V_BBを
V_SSよりもV_TG或いはそれ以上高める機構はない
為、FET Ｑ１およびＱ２は導通（オン）状態に
ならない。第２に、試験中電圧V_SSが通常接地電
圧に固定される。電圧V_BBおよびV_SSが同じ値で
ある場合には、FET Ｑ１およびＱ２をターン・
オンさせるような電圧差が電圧V_BBおよびV_SS間
に存在しない。電圧V_BBおよびV_SSが同じ値でな
い場合には、電圧V_BBはFET Ｑ１およびＱ２を
ターン・オンさせるのに不充分な値で浮動する。
要するに、IC１０に電力が与えられていない場
合には、電圧V_BBおよびV_SS間に存在しうるいか
なる電圧差によつてもFET Ｑ１およびＱ２をタ
ーン・オンせしめない。

ESD或いは他の現象によつてV_I電圧をV_SSより
も約８ボルトだけ高い値に到達するようにする
と、FET Ｑ１およびＱ２は一時的にターン・オ
ンしてV_I電圧をV_SSに向けて放電させ、これによ
りゲート１８／FET QOを破損せしめるのを防
止する。これによりFET Ｑ１およびＱ２をも保
護する。FET Ｑ１およびＱ２をターン・オンさ
せる機構を説明するに当り、電圧V_SSが接地基準
電圧であると仮定するのが便利である。電圧V_SS
が実際に接地電圧でない場合には、電圧V_SSの実
際の値を種々の電圧から減算する必要がある。し
かし最終的な結果は同じである。

FET Ｑ１およびＱ２をターン・オンさせる機
構は、FET Ｑ１或いはＱ２を表わすFET Ｑを
示す第５図を用いることにより容易に理解され
る。抵抗Ｒ１或いはＲ２を表わす抵抗ＲはV_BB電
源とFET Ｑのゲート電極Ｇとの間に接続されて
いる。そのドレインＤにはV_I電圧が与えられ、
そのソースＳには電圧V_SSが与えられる。ソース
ＳおよびドレインＤの各々は電圧V_BBが与えられ
る基板領域ＢとでもつてPN接合を形成する。ゲ
ート電極体ＩはゲートＧをソースＳ、ドレインＤ
および基板領域Ｂから分離する。

第５図に示すように、ゲートＧとドレインＤと
の間に寄生容量C_Mが存在する。ゲートＧとソー
スＳおよび基板領域Ｂとの間には他の寄生容量
C_Gが存在する。容量C_MおよびC_Gは、V_I電圧が量
ΔV_Iだけ変化した際に、ゲートＧの電圧V_Gを値
V_FGに設定しこれを保持しようとする容量性の分
圧器を構成する。電荷を平衡させることにより、
V_FGはV_BB＋ΔV_I／（１＋C_G／C_M）となる。すな
わち、ΔV_G／ΔV_Iは１／（１＋C_G／C_M）に等し
くなる。ここにΔV_Gは電圧V_Gの変化分である。
電圧V_GをV_FGに保持する努力とは逆に、ゲートＧ
は抵抗Ｒを経てV_BB電源に結合され電圧V_GをV_BB
に放電させる通路が形成される。抵抗Ｒはゲート
電圧V_GがV_BBに放電されるのを一時的に防止する
（より正確に言えば電圧V_Gの放電速度を減少させ
るものと思われる）為、電圧V_Gを短期間の間電
圧V_FGの付近に維持する。従つて、抵抗Ｒはこの
短期間の間ゲートＧをV_BB電源から有効に分離
し、従つてFET Ｑを一時的にゲート電圧V_Gが寄
生容量比C_G／C_Mに依存する“フローテイング”
FETとする。

過渡変化分ΔV_Gは通常変化分ΔV_Iの約10〜15％
である。電圧V_FGがしきい値レベルV_TGを越える
と、FET Ｑは短期間ターン・オンしてV_I電圧を
放電させる通路を形成する。V_Iエネルギーを
FET Ｑを経てV_SS電源に伝達するのにある時間
を必要とする為、信号V_Iは値V_SSに瞬間的に降下
しない。それどころか、信号V_Iは通常さらに上
昇する。電圧V_FGも上昇する為、FET Ｑは更に
高程度にターン・オンする。これによりFET Ｑ
のコンダクタンスを高め、従つて信号V_Iの上昇
を逐次ゆつくりさせる。従つて、FET Ｑおよび
抵抗ＲはV_I電圧を値V_SSよりも約25ボルト高い値
以上に上昇せしめるのを防止する。このV_I電圧
はFET QOの30ボルトの破壊電圧V_Rよりも小さ
く、従つてこのFET QOを保護する。

最終的に電圧V_Gは値V_BBに戻る。従つてFET
Ｑは薄肉酸化物パンチスルーFETとして作用す
る。

比C_G／C_Mはほぼ以下の通りにして決定される。
第５図に示すように、FET ＱのゲートＧは長さ
L_Gを有し、ドレインＤを量L_Mだけ被覆する。容
量（キヤパシタンス）C_Mは量L_Mと比例定数（ゲ
ートＧの幅を含む）との積である。概算では容量
C_Gは（L_G−L_M）と、上記と同じ比例定数との積
である。従つて、C_G／C_MはL_G／L_M−１に等しい。
従つて、ΔV_G／ΔV_IはL_M／L_Gに等しい。L_G／L_M
は通常約７〜10であり、８とするのが好ましく、
これがFET Ｑをターン・オンさせる前述したV_I
レベルとなる。

第１図に示すような回路でESD試験をする際
には電圧V_SSを接地電位に設定する。電圧V_BBは
接地電位付近の値で浮動する。信号V_Iは最初は
接地電位となつている。従つて、前述したV_FGの
関係式は、V_FG／V_Iが１／（１＋C_G／C_M）に等し
くなり、これがL_M／L_Gに等しくなるように簡単
化される。しきい値電圧V_TGは約１ボルトである
為、FET ＱはV_I電圧が約８ボルトに上昇すると
ターン・オンする。

ここで第４図に再び戻つて説明するに装置１６
は、FET Ｑ１およびＱ２と共働してゲート１８
を保護する他の素子を有している。これらの素子
のうち、Ｎチヤネルエンハンスメントモード厚肉
酸化物FET Ｑ３のドレインＤ３および絶縁ゲー
トＧ３を、信号V_Iが与えられる端子１２に接続
する。このFET Ｑ３のソースＳ３には電圧V_SS
を与える。FET Ｑ３のゲート誘電体は主として
厚さが1.2〜1.4ミクロンの二酸化珪素を以つて構
成する。FET Ｑ３のしきい値電圧V_Tは約20ボル
トとする。FET Ｑ３は通常オフ状態にある。電
圧V_SSが接地電位であるものとすると、V_I電圧が
FET Ｑ３の20ボルトのV_Tに達する場合にこの
FET Ｑ３がターン・オンする。これによりV_I電
圧をV_SSに放電させる通路を形成し、V_I電圧が更
に増大するのを防止する。FET Ｑ３もパンチス
ルーFETとして作用しうる。

他の保護素子はPNダイオードＪ１であり、そ
の陰極Ｃ１を端子１２に接続し、陽極Ａ１に電圧
V_BBを与える。ダイオードＪ１の逆降服電圧V_BD
は約14ボルトである。このダイオードの順方向し
きい値導通電圧降下V_Fは約0.7ボルトである。

電圧V_Iが正であり、少くともダイオードＪ１
の14ボルトのV_BDだけV_BBを越える場合には、ダ
イオードＪ１は降服してV_I信号をV_BB電源に伝達
する通路を形成する。一方、V_I電圧が負であり、
値V_BBよりもダイオードＪ１の0.7ボルトのV_Fだ
け降下した場合には、ダイオードＪ１がターン・
オンしてV_BB電源が端子１２に電流（正）を与え
る。これにより信号V_Iが更に降下するのを防止
する。

装置１６における残りの保護素子は端子１２と
ゲート１８との間に接続した抵抗Ｒ３である。こ
の抵抗Ｒ３の目的は、素子Ｑ１，Ｑ２，Ｑ３およ
びＪ１がピークのV_I電圧を破壊電圧V_Rよりも低
くするのに充分長い間このピークのV_I電圧を信
号V_Cから直ちに分離させることである。抵抗Ｒ
３は拡散素子である為、この抵抗とPNダイオー
ドＪ２とを関連させ、このダイオードＪ２の陰極
Ｃ２を抵抗Ｒ３の抵抗性材料を以つて構成し、陰
極Ａ２に電圧V_BBを与える。

第６図は第４図の装置のほぼ半分の好適例の断
面レイアウトを示す。特に第６図はFET Ｑ１の
全体と、抵抗Ｒ１およびＲ３の一部分と、FET
Ｑ３およびダイオードＪ１のほぼ半分とを示す。
抵抗Ｒ３が位置する第６図の左下側部を除いて、
このレイアウトの図示しない残りの半分は中心線
２０に対してほぼ対称的である。すなわち、
FET Ｑ２および抵抗Ｒ２はFET Ｑ１および抵
抗Ｒ１の鏡像として構成し、FET Ｑ３およびダ
イオードＪ１の図示しない半部はその大部分を、
図示の半部の鏡像として構成する。第７ａおよび
７ｂ図は第６図の例の断面側面図であり、FET
Ｑ１の中心を示す。第７ｃ図は第６図の例の他の
断面側面図であり、FET Ｑ３の中心を示す。本
例は特に埋込み接点を用いるMOS回路に適して
いる。

本例では、Ｐ型単結晶珪素半導体基板領域２４
を含む半導体本体の表面２２に沿つて能動トラン
ジスタ素子を形成する。単結晶電子素子は、二酸
化珪素の有孔フイールド領域２６と、その下側に
あり多量にドーピングされたP⁺領域２８とより
成る複合電気絶縁領域により横方向で互いに各別
に分離された能動半導体領域内に位置する。フイ
ールド酸化物領域２６は表面２２の上方および下
方に約2000オングストロームだけ延在させる。
P⁺領域２８はフイールド酸化物領域２６の下側
に約1.2ミクロンだけ延在させる。

ドレインＤ１，Ｄ２，Ｄ３および陰極Ｃ１は一
体のN⁺領移Ｄ１／Ｄ２／Ｄ３／Ｃ１とし、この
領域は表面２２の下側に約4000オングストローム
だけ延在させ、陽極Ａ１として作用するP^-領域
２４とでPN接合を形成する。抵抗Ｒ３および陰
極Ｃ２は、領域Ｄ１／Ｄ２／Ｄ３／Ｃ１と連続し
この領域と同じ深さに表面２２の下側に延在する
N⁺領域Ｒ３／Ｃ２を以つて構成する。P^-領域２
４も陽極Ａ２として作用する。各ソースＳ１，Ｓ
２或いはＳ３はN⁺領域とし、この領域も同様に
領域Ｄ１／Ｄ２／Ｄ３／Ｃ１とほぼ同じ深さまで
表面２２の下側に延在させ、P^-領域２４とでPN
接合を形成する。

FET Ｑ１に対するゲート誘電体Ｉ１或いは
FET Ｑ２に対するゲート誘電体Ｉ２（図示せ
ず）は表面２２上に設ける約500オングストロー
ムの厚さの二酸化珪素層とする。その上に位置す
るゲートＧ１或いはＧ２は多結晶珪素のＮ型領域
を以つて構成する。抵抗Ｒ１或いはＲ２は各別の
ゲートＧ１或いはＧ２と連続するＮ型多結晶珪素
細条とする。他のＮ型多結晶珪素細条３０を領域
Ｄ１／Ｄ２／Ｄ３／Ｃ１の一部上に位置させると
ともにこの領域の幅全体に沿つて（すなわちソー
スＳ１，Ｓ２或いはＳ３と領域Ｄ１／Ｄ２／Ｄ
３／Ｃ１との間の電流の流れに対して垂直な方向
に）延在させ、この細条３０により上記の領域の
幅全体に沿つてこの領域に対する埋込み接点を形
成する。

多結晶珪素領域Ｇ１，Ｒ１，Ｇ２，Ｒ２および
３０上と、酸化物領域２６およびN⁺領域Ｓ１，
Ｓ２，Ｓ３，Ｄ１／Ｄ２／Ｄ３／Ｃ１の一部上と
に８％燐ドーピング二酸化珪素（Vapox）の電
気絶縁層３２を設ける。この電気絶縁層
（Vapox層）３２の厚さは約１ミクロンとする。
第７Ｃ図に示すように、FET Ｑ３のゲート誘電
体Ｉ３は、下側の側壁がソースＳ３と領域Ｄ１／
Ｄ２／Ｄ３／Ｃ１との間にある酸化物領域２６の
部分と、その上にある電気絶縁層３２の部分とを
以つて構成する。

電気絶縁層３２上には約１％の珪素を有するア
ルミニウムの導電パターン３４を設け、この導電
パターンを孔３６を経て層３２中に延在させて多
結晶珪素細条３０に接触させる。これにより第６
図の右側半部の中央および上側部における導電パ
ターン３４の部分より成る端子１２に対する接続
が達成される。孔３６は領域Ｄ１／Ｄ２／Ｄ３／
Ｃ１に対する埋込み接点を形成する多結晶珪素細
条３０のほぼ全体に沿つて互いに離間させて配置
する。従つて、これら孔３６は、実際にドレイン
Ｄ１，Ｄ２およびＤ３として作用する領域Ｄ１／
Ｄ２／Ｄ３／Ｃ１の部分のほぼ幅全体に沿い且つ
陰極Ｃ１のほぼ全体に沿い互いに離間して位置す
る。これにより電流（正）を領域Ｄ１／Ｄ２／Ｄ
３／Ｃ１からソースＳ１，Ｓ２およびＳ３と陽極
Ａ１とに流れるように配分し、電流の集中、従つ
て領域Ｄ１／Ｄ２／Ｄ３／Ｃ１自体の破損を防止
する。約１ミクロンの厚さのパターン３４も層３
２の孔３８を経て表面２２まで延在させてソース
Ｓ１，Ｓ２およびＳ３に接触させる。これら孔３
８も同様にソースＳ１，Ｓ２およびＳ３のほぼ幅
全体に沿つて互いに離間して配置し、電流の集中
を防止する。

端子１２の横方向縁部の付近には、この端子を
経て電気絶縁層３２まで延在する孔４０を設け
る。これらの孔４０はアセンブリのボンデイング
中の位置決めに用いる。

ボンデイングパツドとして作用する端子１２の
部分を除いて、得られた構造体の上に約1.5ミク
ロンの厚さの表面安定化層４２を被覆する。この
層４２の上側面はボンデイングパツドの正確な位
置を示す為に第６図には現われないが、この上側
面の位置は第７ａおよび７ｃ図を参照することに
より明らかとなる。

第８図は、第４図の装置１６の他の例を示す断
面レイアウトである。第９図は、第８図の一部の
断面側面図であり、FET Ｑ１の中心を示す。本
例の構造は前述した例の構造と殆んど同じであ
り、第６，７ａ，７ｂおよび７ｃ図における素子
に相当する第８および９図における素子には前者
の素子と同じ符号を付した。これら両例間の相違
は、本例においては多結晶珪素細条３０が存在し
ないということである。その代り、端子１２を形
成する導電パターン３４の部分を孔３６を経て領
域Ｄ１／Ｄ２／Ｄ３／Ｃ１に直接接触させる。こ
れらの孔３６は、実際にドレインＤ１，Ｄ２およ
びＤ３として作用する領域Ｄ１／Ｄ２／Ｄ３／Ｃ
１の部分のほぼ幅全体に沿い且つ陰極Ｃ１のほぼ
全体に沿つて互いに離間して配置する。これによ
り領域Ｄ１／Ｄ２／Ｄ３／Ｃ１からソースＳ１，
Ｓ２およびＳ３と陽極Ａ１とに流れるように電流
を分布させ、電流の集中を防止する。本例は埋込
み接点を用いないMOS回路に用いるのに特に適
している。第９図は特に導電パターン３４に形成
した位置決め用の孔４０の１つを示す。

孔３６および３８と相俟つて電流の集中を防止
する為に各FET Ｑ１或いはＱ２のチヤネル幅を
少くとも25ミクロンとする。各FET Ｑ１あるい
はＱ２のチヤネル幅は上述した２つの構造例では
約125ミクロンとするのが好ましい。また抵抗Ｒ
１およびＲ２の各々は100オームよりも小さな抵
抗値を有し、FET Ｑ１およびＱ２を一時的に
“フローテイングゲート”FETとして作用させる
ようにする。FET Ｑ３のチヤネル幅は少なくと
も25ミクロンとするのが好ましい。上述した双方
の側ではFET Ｑ３のチヤネル幅を125ミクロン
とするのが更に好ましい。抵抗Ｒ３は約200オー
ムとする。ダイオードＪ１の面積は約4000μm²と
する。常規の作動中電圧V_BBおよびV_SSはそれぞ
れ−３ボルトおよび０ボルトとする。

本発明の種々の素子を製造する方法は半導体技
術において周知である。説明を簡単にする為に記
載しなかつた通常のマスキング、エツチングおよ
びクリーニング技術は種々のドーピング領域の形
成に用いられる。第４図の双方の例は以下の通り
に製造する。

出発技術は約25Ω−cmの固有抵抗を有するP^-
単結晶珪素基板とする。フイールド酸化物領域２
６およびP⁺領域２８を通常の技術により形成す
る。すなわち、基板のフイールド領域内に硼素を
２×10¹³イオン／cm²で選択的にイオン注入し、次
にこの硼素を、酸化物領域２６を形成する際に下
方に拡散させる。これにより、ゲート誘電体Ｉ３
のフイールド酸化物部分を形成し、このフイール
ド酸化物部分の下側にはP⁺領域の一部分が位置
する。

基板の上面に沿つて500オングストロームの二
酸化珪素層を熱成長させる。次に、種々のFET
のチヤネル内に硼素を選択的に注入し、これらの
しきい値電圧を設定する。次に500オングストロ
ームの前記の二酸化珪素層を選択的に腐食し、ゲ
ート誘電体Ｉ１およびＩ２を残す。この構造体の
上面上に多結晶珪素層を堆積し、この多結晶珪素
層に拡散により燐をドーピングして約25Ω／□の
シート抵抗値を得、次にこの多結晶珪素層を選択
的に腐食して領域Ｇ１，Ｇ２，Ｒ１，Ｒ２および
３０を得る。前述した他の例の場合には、上記の
場合に領域３０を形成するであろう多結晶珪素層
の部分をも腐食除去する。ゲートＧ１およびＧ２
を誘電体Ｉ１およびＩ２と組合せて用いて自己整
合を行ない、砒素を構造体の上面内に選択的に注
入し、次にこの砒素を熱拡散させて約30Ω／□の
シート抵抗値でN⁺領域Ｄ１／Ｄ２／Ｄ３／Ｃ１，
Ｒ３／Ｃ２，Ｓ１，Ｓ２およびＳ３を形成する。

次に電気絶縁層（Vapox層）３２を構造体の
上面上に堆積し、この層を選択的に腐食して孔３
６および３８を形成する。次に、珪素−アルミニ
ウムの適当な層を堆積し、これを選択的に腐食す
ることにより導電パターン３４を形成する。次
に、この構造体に表面安定化層４２を堆積し、こ
の層を選択的に腐食してボンデイングパツドを露
出させて装置を完成させる。

本発明は上述した例のみに限定されず、幾多の
変更を加えうること勿論である。例えば、前述し
た導電型とは逆の導電型の半導体材料を用いても
同じ結果を得ることができる。また、各“フロー
テイングゲート”FETの絶縁ゲートにその抵抗
により印加される逆バイアス電圧は、このFET
が常規のIC作動中に導通するような値とするこ
とも考えられる。この場合、入力信号は常規作動
中大きなものとする必要がある。また２つの“フ
ローテイングゲート”FET／抵抗の組合せ（並
列）を説明したが、この個数は他の個数とするこ
とができる。本発明による入力保護装置はバイポ
ーラICに用いることができる。従つて本発明の
種々の変更および適用例が考えられる。

【図面の簡単な説明】

第１図は、IC入力保護装置と人体を表わす回
路との相互作用を示す線図、第２および３図は、
従来のIC入力保護装置を示す回路図、第４図は、
NMOS ICのゲートの破損を防止する本発明によ
る入力保護装置の一例を示す回路図、第５図は、
第４図に用いる“フローテイングゲート”FET
を示す構成図、第６図は、第４図の入力保護装置
の構成例を第７ａ，７ｂおよび７ｃ図の６−６線
上を断面として示す断面図、第７ａ，７ｂおよび
７ｃ図は、それぞれ第６図の７ａ−７ａ，７ｂ−
７ｂおよび７ｃ−７ｃ上を断面とし矢の方向に見
た断面図、第８図は、第４図の入力保護装置の他
の構成例を第９図の８−８線上を断面として示す
断面図、第９図は、第８図の９−９線上を断面と
し矢の方向に見た断面図である。１０…集積回路（IC）、１２…入力端子、１４
…スイツチ、１６…入力保護装置、１８…１０の
ゲート、２２…半導体本体の表面、２４…P^-基
板領域、２６…フイールド酸化物領域、２８…
P⁺領域、３０…Ｎ型多結晶珪素細条、３２…電
気絶縁層、３４…導電パターン、３６，３８，４
０…孔、４２…表面安定化層。

Claims

【特許請求の範囲】１表面を有する半導体本体を具える集積回路で
あつて、該集積回路は更に、前記の表面に延在
し、集積回路の電子素子を含む能動半導体領域を
横方向で各別に囲むフイールド酸化物領域と、集
積回路の端子に供給される入力信号がこの端子に
結合した集積回路の区分を破損せしめないように
する保護装置とを具えており、この保護装置は厚
肉酸化物絶縁ゲート電界効果トランジスタを有
し、このトランジスタのソースに第１電圧が与え
られ、このトランジスタのドレインおよびゲート
電極が前記の端子に結合されており、このトラン
ジスタのゲート誘電体は少くとも部分的に前記の
フイールド酸化物領域の一部を以つて構成されて
いる集積回路において、前記の保護装置が更にエ
ンハンスメントモードの絶縁ゲート電界効果トラ
ンジスタを有しており、このエンハンスメントモ
ード絶縁ゲート電界効果トランジスタのソースに
前記の第１電圧が与えられ、このエンハンスメン
トモード絶縁ゲート電界効果トランジスタのドレ
インは前記の端子に結合され、このエンハンスメ
ントモード絶縁ゲート電界効果トランジスタのゲ
ート電極は抵抗の一端に結合され、この抵抗の他
端に第２電圧が与えられ、このエンハンスメント
モード絶縁ゲート電界効果トランジスタのドレイ
ンは前記の厚肉酸化物絶縁ゲート電界効果トラン
ジスタのドレインと一体となつており、エンハン
スメントモード絶縁ゲート電界効果トランジスタ
が少くとも25ミクロンのチヤネル幅を有し、厚肉
酸化物絶縁ゲート電界効果トランジスタが少くと
も25ミクロンのチヤネル幅を有するようにしたこ
とを特徴とする集積回路。２特許請求の範囲１記載の集積回路において、
前記の端子へのドレインの結合を、ドレインの半
導体材料に沿いこれらドレインの幅の大部分を含
むように両末端まで延在するように行ない、ソー
スおよびドレインの幅全体に亘つてこれらソース
およびドレイン間に流れるように電流を分布させ
るようにしたことを特徴とする集積回路。３特許請求の範囲１または２記載の集積回路に
おいて、抵抗が少くとも100オームの抵抗値を有
するようにしたことを特徴とする集積回路。４特許請求の範囲１〜３のいずれか１つに記載
の集積回路において、半導体本体が単結晶半導体
主領域を有し、前記のエンハンスメントモードお
よび厚肉酸化物絶縁ゲート電界効果トランジスタ
のソースおよびドレインの各々が前記の第２電圧
に保持される前記の主領域とでPN接合を形成す
るようにしたことを特徴とする集積回路。５特許請求の範囲１〜４のいずれか１つに記載
の集積回路において、前記の第２電圧を、前記の
第１電圧と、Ｎチヤネル電界効果トランジスタと
した場合の前記のエンハンスメントモード絶縁ゲ
ート電界効果トランジスタのしきい値電圧との和
の値よりも小さくし、この第２電圧を、この第１
電圧と、Ｐチヤネル電界効果トランジスタとした
場合の前記のエンハンスメントモード絶縁ゲート
電界効果トランジスタのしきい値電圧との和の値
よりも大きくしたことを特徴とする集積回路。６特許請求の範囲１〜４のいずれか１つに記載
の集積回路において、第１および第２電圧を同じ
値としたことを特徴とする集積回路。７特許請求の範囲６記載の集積回路において、
第１および第２電圧の各々を接地基準電圧とした
ことを特徴とする集積回路。８特許請求の範囲１〜７のいずれか１つに記載
の集積回路において、前記の抵抗が多結晶半導体
材料を有するようにしたことを特徴とする集積回
路。９特許請求の範囲１〜８のいずれか１つに記載
の集積回路において、前記の端子と集積回路の前
記の区分との間に入力抵抗を結合したことを特徴
とする集積回路。１０特許請求の範囲９記載の集積回路におい
て、前記の入力抵抗を、エンハンスメントモード
および厚肉酸化物絶縁ゲート電界効果トランジス
タの一体のドレインと集積回路の前記の区分との
間に電気的に接続したことを特徴とする集積回
路。１１特許請求の範囲１〜１０のいずれか１つに
記載の集積回路において、エンハンスメントモー
ド絶縁ゲート電界効果トランジスタのチヤネル幅
を少くとも125ミクロンとしたことを特徴とする
集積回路。