JPH03129478A - 図形処理装置並びに、それを用いたデータ処理装置と、図形描画方法及び中央処理装置 - Google Patents
図形処理装置並びに、それを用いたデータ処理装置と、図形描画方法及び中央処理装置Info
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- JPH03129478A JPH03129478A JP1266143A JP26614389A JPH03129478A JP H03129478 A JPH03129478 A JP H03129478A JP 1266143 A JP1266143 A JP 1266143A JP 26614389 A JP26614389 A JP 26614389A JP H03129478 A JPH03129478 A JP H03129478A
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- processing
- data
- main memory
- processing device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ビットマツプデータを扱うデータ処理装置並
びに、このデータ処理装置を構成する中央処理装置と、
このデータ処理装置におけるビットマツプデータの処理
の方法及び、この処理方法を構成する図形処理装置に関
する。
びに、このデータ処理装置を構成する中央処理装置と、
このデータ処理装置におけるビットマツプデータの処理
の方法及び、この処理方法を構成する図形処理装置に関
する。
［従来の技術］
従来のデータ処理装置では、ダイレクトメモリアクセス
制御装置等のデータ転送装置が、システムバスを用いて
データ転送を行う場合、−旦データ転送を開始したら、
転送処理が終了するまで。
制御装置等のデータ転送装置が、システムバスを用いて
データ転送を行う場合、−旦データ転送を開始したら、
転送処理が終了するまで。
システムバスを占有し続ける方式（バースト転送方式）
と、システムバスの占有率をあらかじめ設定しておいて
、中央処理装置とデータ転送装置が。
と、システムバスの占有率をあらかじめ設定しておいて
、中央処理装置とデータ転送装置が。
交互にシステムバスを使用する方式（サイクルスチール
方式）とがあった。
方式）とがあった。
［発明が解決しようとする課題］
上記従来技術において、バースト転送方式は。
サイクルスチール方式と比べて、バス調停のためのソフ
トウェアオーバヘッドが少なく、データ転送効率が高い
反面、外部からの要因やシステム内部の要因により、デ
ータ転送装置が転送処理中に。
トウェアオーバヘッドが少なく、データ転送効率が高い
反面、外部からの要因やシステム内部の要因により、デ
ータ転送装置が転送処理中に。
中央処理装置が緊急の処理を行う必要が生じた場合、デ
ータ転送装置の処理が終了するまで、中央処理装置は処
理を実行できないという問題点力１あった。また、デー
タ転送装置の処理を強制曲番こ中断させて、中央処理装
置がシステムバスを獲得し、処理を実行する手段はある
が、この場合、中央処理装置は、処理が中断された装置
が何である力＼を識別するだけでなく、緊急処理の終了
後は、その装置の処理の再開を指示する必要がある。こ
れは、例外処理ルーチンの手続きが煩雑になることと、
バス調停装置が複雑になるという問題があった。
ータ転送装置の処理が終了するまで、中央処理装置は処
理を実行できないという問題点力１あった。また、デー
タ転送装置の処理を強制曲番こ中断させて、中央処理装
置がシステムバスを獲得し、処理を実行する手段はある
が、この場合、中央処理装置は、処理が中断された装置
が何である力＼を識別するだけでなく、緊急処理の終了
後は、その装置の処理の再開を指示する必要がある。こ
れは、例外処理ルーチンの手続きが煩雑になることと、
バス調停装置が複雑になるという問題があった。
一方、サイクルスチール方式でデータ転送を行う場合に
は、中央処理装置は随時処理を実行できるが、データ転
送装置がシステムバスを獲得するためのソフトウェアオ
ーバヘッドが大きく、バースト転送方式と比べて、デー
タ転送効率が低く、処理に時間を要するという問題点が
あった。これらのことは、データ転送装置の代わりに図
形処理装置を用いて、メインメモリへの描画処理や、メ
インメモリとフレームバッファ間でのデータ転送処理を
実行する場合にもあてはまる。
は、中央処理装置は随時処理を実行できるが、データ転
送装置がシステムバスを獲得するためのソフトウェアオ
ーバヘッドが大きく、バースト転送方式と比べて、デー
タ転送効率が低く、処理に時間を要するという問題点が
あった。これらのことは、データ転送装置の代わりに図
形処理装置を用いて、メインメモリへの描画処理や、メ
インメモリとフレームバッファ間でのデータ転送処理を
実行する場合にもあてはまる。
本発明は、ソフトウェアオーバヘッドが小さく、データ
転送効率が高く、かつバス調停装置の構成が簡単となる
、図形描画方法とデータ転送方法。
転送効率が高く、かつバス調停装置の構成が簡単となる
、図形描画方法とデータ転送方法。
及びそれを実現する図形処理装置、並びにデータ処理装
置を提供することを目的とする。
置を提供することを目的とする。
［問題を解決するための手段］
上記目的を達成するために、図形処理装置に、メインメ
モリに対する処理の実行の中断及び再開の制御を、外部
から受けるための専用の入力端子と、中央処理装置への
緊急処理の要求を検出手段と、その処理が終了したこと
を検出する手段とを持たせることにしたものである。
モリに対する処理の実行の中断及び再開の制御を、外部
から受けるための専用の入力端子と、中央処理装置への
緊急処理の要求を検出手段と、その処理が終了したこと
を検出する手段とを持たせることにしたものである。
さらに、バス調停装置の構成を簡単にするために、中央
処理装置に１例外処理の終了を外部に伝えるための出力
端子を持たせることにしたものである。また、中央処理
装置に上記の出力端子がない場合に対応できるよう、中
央処理装置に、現在実行中の例外処理の優先レベルを外
部に伝えるための手段、もしくはそれと同等の機能を外
部に設けることにしたものである。
処理装置に１例外処理の終了を外部に伝えるための出力
端子を持たせることにしたものである。また、中央処理
装置に上記の出力端子がない場合に対応できるよう、中
央処理装置に、現在実行中の例外処理の優先レベルを外
部に伝えるための手段、もしくはそれと同等の機能を外
部に設けることにしたものである。
［作用］
メインメモリに対する処理の実行の中断及び再開の制御
を、外部から受けるための専用の入力端子からの信号に
より１図形処理装置は、中央処理装置へ緊急処理の要求
のあったことだけでなく、その処理が終了したことも検
知できる。この信号には、中央処理装置に例外処理の終
了を外部に伝えるための出力端子があれば、その端子の
出力信号が用いられるが、この出力端子がなければ、現
在実行中の例外処理の優先レベルを外部に伝えるための
手段からの信号を解読して生成する。この信号により、
図形処理装置は、メインメモリへの処理を実行中に、中
央処理装置への緊急処理、つまり優先レベルの高い例外
処理の発生と終了を検出でき、−時、描画処理やデータ
転送処理を中断した後、ソフトウェア処理を介すること
なく、元の処理の再開が可能となり、中央処理装置の緊
急処理に迅速に対応できるようになる。
を、外部から受けるための専用の入力端子からの信号に
より１図形処理装置は、中央処理装置へ緊急処理の要求
のあったことだけでなく、その処理が終了したことも検
知できる。この信号には、中央処理装置に例外処理の終
了を外部に伝えるための出力端子があれば、その端子の
出力信号が用いられるが、この出力端子がなければ、現
在実行中の例外処理の優先レベルを外部に伝えるための
手段からの信号を解読して生成する。この信号により、
図形処理装置は、メインメモリへの処理を実行中に、中
央処理装置への緊急処理、つまり優先レベルの高い例外
処理の発生と終了を検出でき、−時、描画処理やデータ
転送処理を中断した後、ソフトウェア処理を介すること
なく、元の処理の再開が可能となり、中央処理装置の緊
急処理に迅速に対応できるようになる。
［実施例］
以下、本発明の実施例を、図面を用いて説明する。各図
面において、同じ記号のものは同一のものを示す。
面において、同じ記号のものは同一のものを示す。
〈システム構成〉
図１に、本発明を実施したシステム構成例を示す、中央
処理装置（以下、ＭＰＵとも言う）２０１及び図形処理
装置１００は、アドレスバス２１０、データバス２０９
．コントロールバス２０８からなるシステムバスを介し
てメインメモリ２０３に接続されている。バスアービタ
２０２は、中央処理装置２０１とデータ転送装置１００
のどちらがメインメモリをアクセスするかの調停を行う
。フレームバッファ２０５は、表示装置２０７に表示す
るための表示データを記憶するメモリである。
処理装置（以下、ＭＰＵとも言う）２０１及び図形処理
装置１００は、アドレスバス２１０、データバス２０９
．コントロールバス２０８からなるシステムバスを介し
てメインメモリ２０３に接続されている。バスアービタ
２０２は、中央処理装置２０１とデータ転送装置１００
のどちらがメインメモリをアクセスするかの調停を行う
。フレームバッファ２０５は、表示装置２０７に表示す
るための表示データを記憶するメモリである。
ビデオ信号生成回路２０６は、フレームバッファ２０７
に記憶されているデータを、表示装置２０７に表示する
ための制御を行う。図形処理袋ｒｔ ｉｏ。
に記憶されているデータを、表示装置２０７に表示する
ための制御を行う。図形処理袋ｒｔ ｉｏ。
は・フレームバッファ２０５とメインメモリ２０３の間
でのデータ転送、フレームバッファ２０５内でのデータ
転送、メインメモリ３００内でのデータ転送を行う、デ
コーダ２１１は、ＭＰＵが図形処理装置ｔｉｏｏの内部
レジスタやフレームバッファ２０５をアクセスするため
のＬＳＩ選択信号を生成する。ＳＵＳ制御回８２１２は
ｌＭＰＵへの割込み信号を検出して１図形処理装置１０
０のシステムバスの使用を中断させるための信号を生成
する０割込み制御回路２１３は、他の入出力デバイス（
図示はしない）からＭＰＵに対して割込みを発生させる
ための、優先順位を制御する回路である。ＲＴＥ発生回
路２１４は、ＭＰＵ２０１が割込み処理を終了したこと
を検出し、図形処理袋ｆｉｆｌｏｏにシステムバスの使
用を再開させる。
でのデータ転送、フレームバッファ２０５内でのデータ
転送、メインメモリ３００内でのデータ転送を行う、デ
コーダ２１１は、ＭＰＵが図形処理装置ｔｉｏｏの内部
レジスタやフレームバッファ２０５をアクセスするため
のＬＳＩ選択信号を生成する。ＳＵＳ制御回８２１２は
ｌＭＰＵへの割込み信号を検出して１図形処理装置１０
０のシステムバスの使用を中断させるための信号を生成
する０割込み制御回路２１３は、他の入出力デバイス（
図示はしない）からＭＰＵに対して割込みを発生させる
ための、優先順位を制御する回路である。ＲＴＥ発生回
路２１４は、ＭＰＵ２０１が割込み処理を終了したこと
を検出し、図形処理袋ｆｉｆｌｏｏにシステムバスの使
用を再開させる。
本実施例では１図形処理装置１００はＬＳＩ化されてい
るものとする。
るものとする。
く端子構成〉
第２図は、図形処理装置１００の端子構成を示す、電源
（ＶＣＣ）及びアース（ＧＮＤ）を除く総端子数は、１
３９本である。
（ＶＣＣ）及びアース（ＧＮＤ）を除く総端子数は、１
３９本である。
（１）システム・クロック（ＳＹＳＣＬＫ）端子５ＹＳ
ＣＬＫに入力されるクロック信号に同期して、図形処理
装置１００の処理が全て実行される。
ＣＬＫに入力されるクロック信号に同期して、図形処理
装置１００の処理が全て実行される。
（２）アドレス・バス（Ａ３１−Ａ２）端子Ａ３１−Ａ
２は５図形処理装置１００がスレーブ動作する場合、フ
レームバッファ２０５、もしくは図形処理装置１００の
内部レジスタの、アドレス入力端子となる。また。
２は５図形処理装置１００がスレーブ動作する場合、フ
レームバッファ２０５、もしくは図形処理装置１００の
内部レジスタの、アドレス入力端子となる。また。
図形処理装置１００がバスマスタとして動作する場合は
、メインメモリ２０３の物理アドレスを出力する。
、メインメモリ２０３の物理アドレスを出力する。
（３）データ・バス（Ｄ３１−Ｄｏ）
端子Ｄ３１−Ｄｏは１図形処理装置工ＯＯがスレーブ動
作する場合、図形処理装置１００の内部レジスタへの書
き込み時にはデータ入力端子となり、内部レジスタから
の読み出し時にはデータ出力端子となる。また、図形処
理１ｍ！１００がバスマスタとして動作する場合、メイ
ンメモリ２０３への書き込み時にはデータ出力端子とな
り、メインメモリ２０３からの読み出し時にはデータ入
力端子となる。
作する場合、図形処理装置１００の内部レジスタへの書
き込み時にはデータ入力端子となり、内部レジスタから
の読み出し時にはデータ出力端子となる。また、図形処
理１ｍ！１００がバスマスタとして動作する場合、メイ
ンメモリ２０３への書き込み時にはデータ出力端子とな
り、メインメモリ２０３からの読み出し時にはデータ入
力端子となる。
（４）アドレス・ステータス（ＡＤＳ＃）端子ＡＤＳ＃
は１図形処理装置１００がスレーブ動作する場合には、
ハイ・インピーダンス状態となり、図形処理装置１００
がバスマスタとして動作する場合には、アドレス・バス
（Ａ３１−Ａ２）のデータが、確定したことを示す出力
端子となる。
は１図形処理装置１００がスレーブ動作する場合には、
ハイ・インピーダンス状態となり、図形処理装置１００
がバスマスタとして動作する場合には、アドレス・バス
（Ａ３１−Ａ２）のデータが、確定したことを示す出力
端子となる。
（５）クイック（ＱＵＩＣＫ＃）
端子ＱＵＩＣＫ＃は、スタティク・カラムモードを用い
て、メインメモリ２０３へ高速アクセスするか否かを示
す出力端子である。
て、メインメモリ２０３へ高速アクセスするか否かを示
す出力端子である。
（６）ライト・リード（Ｗ／Ｒ＃）
端子Ｗ／Ｒ＃は、図形処理袋ｆａＥ１００がスレーブ動
作する場合には、”Ｌｏｗ”レベルが入力されれば１図
形処理装置１００の内部レジスタへの書き込み動作であ
ることを示し”Ｈｉ ｇｈ″レベルが入力されれば、図
形処理装置１００の内部レジスタからの読み出し動作で
あることを示す。また、図形処理装置１００がバスマス
タとして動作する場合にはメインメモリ２０３への書き
込み動作時に”Ｈｉｇｈ”レベルを出力し、メインメモ
リ２０３からの読み出し動作に”Ｌｏｗ”レベルを出力
する。
作する場合には、”Ｌｏｗ”レベルが入力されれば１図
形処理装置１００の内部レジスタへの書き込み動作であ
ることを示し”Ｈｉ ｇｈ″レベルが入力されれば、図
形処理装置１００の内部レジスタからの読み出し動作で
あることを示す。また、図形処理装置１００がバスマス
タとして動作する場合にはメインメモリ２０３への書き
込み動作時に”Ｈｉｇｈ”レベルを出力し、メインメモ
リ２０３からの読み出し動作に”Ｌｏｗ”レベルを出力
する。
（７）データ・レディ （ＲＥＡＤＹ＃）端子ＲＥＡＤ
Ｙ＃は、図形処理袋ｗ１００がスレーブ動作する場合に
は、データ・バス（Ｄ３１−Ｄｏ）のデータが確定した
ことを示す出力端子となり、図形処理装置１００がバス
マスタとして動作する場合には、データ・バス（Ｄ３１
−Ｄｏ）のデータが確定したことを示す入力端子となる
。
Ｙ＃は、図形処理袋ｗ１００がスレーブ動作する場合に
は、データ・バス（Ｄ３１−Ｄｏ）のデータが確定した
ことを示す出力端子となり、図形処理装置１００がバス
マスタとして動作する場合には、データ・バス（Ｄ３１
−Ｄｏ）のデータが確定したことを示す入力端子となる
。
（８）チップ・セレクト（Ｃ３＃）
端子Ｃ８＃に、” Ｌｏｗ”レベルが入力された場合に
のみ、中央処理装置２０１は、図形処理袋ｚｉｏｏの内
部レジスタにアクセスできる。
のみ、中央処理装置２０１は、図形処理袋ｚｉｏｏの内
部レジスタにアクセスできる。
（９）フレーム・バッファ・セレクト（ＦＳ＃）端子Ｆ
Ｓ＃に、’Ｌｏｗ”レベルが入力された場合にのみ、中
央処理装置２０１は、図形処理装置１００のアドレス・
バス（Ａ３１−Ａ２）とデータ・バス（Ｄ３１−Ｄｏ）
を介して、フレームバッファ２０５にアクセスできる。
Ｓ＃に、’Ｌｏｗ”レベルが入力された場合にのみ、中
央処理装置２０１は、図形処理装置１００のアドレス・
バス（Ａ３１−Ａ２）とデータ・バス（Ｄ３１−Ｄｏ）
を介して、フレームバッファ２０５にアクセスできる。
（１０）バス・ホールド・リクエスト（）ＴＯＬＤ）端
子ＨＯＬＤには、図形処理装置１００がシステムバス２
１１の使用を要求している場合に、”Ｌｏｗ”レベルが
出力される。
子ＨＯＬＤには、図形処理装置１００がシステムバス２
１１の使用を要求している場合に、”Ｌｏｗ”レベルが
出力される。
（ＩＩ）バス・ホールド・アクノリッジ（ＨＬＤＡ）端
子ＨＬＤＡに、’Ｌｏｗ’レベルが入力された場合１図
形処理装置１００にシステムバス２１１が開放されたこ
とを示す。一方。
子ＨＬＤＡに、’Ｌｏｗ’レベルが入力された場合１図
形処理装置１００にシステムバス２１１が開放されたこ
とを示す。一方。
図形処理装置！１００がシステムバス２１１を使用中に
、’ Ｈｉ ｇｈ”レベルが入力されると、図形処理装
置１００は、システムバス２１１を開放する。
、’ Ｈｉ ｇｈ”レベルが入力されると、図形処理装
置１００は、システムバス２１１を開放する。
（１２）バス・マスタ（ＢＭ＃）
端子ＢＭ＃には、図形処理装置１００がバスマスタとな
って、システムバス２１１を使用している間、”Ｌｏｗ
”レベルが出力される。
って、システムバス２１１を使用している間、”Ｌｏｗ
”レベルが出力される。
（１３）リセット（ＲＥＳ＃）
端子ＲＥＳ＃に、”Ｌｏｗ”レベルが入力されたとき２
図形処理装置１００は、初期状態となる。
図形処理装置１００は、初期状態となる。
（１４）サスペンド（ＳＵＳ＄ｔ）
端子ＳＵＳ＃に、”Ｌｏｗ”レベルが入力された場合１
図形処理袋Ｗ１ｏｏは、メインメモリ２０３へのアクセ
スを一時停止する。
図形処理袋Ｗ１ｏｏは、メインメモリ２０３へのアクセ
スを一時停止する。
一方、メインメモリ２０３へのアクセスを一時停止して
いる時に、”Ｈｉｇｈ’レベルが入力された場合、メイ
ンメモリ２０３へのアクセスを再開する。
いる時に、”Ｈｉｇｈ’レベルが入力された場合、メイ
ンメモリ２０３へのアクセスを再開する。
（１５）インタラブド・リクエスト（ＩＲＱ＃）端子Ｉ
ＲＱ＃には、図形処理装置１００が中央処理装置２０１
に割込み処理を要求する３１４合、 ｎ Ｌ ０ｗｐＨ
レベルが出力される。
ＲＱ＃には、図形処理装置１００が中央処理装置２０１
に割込み処理を要求する３１４合、 ｎ Ｌ ０ｗｐＨ
レベルが出力される。
（１６）表示’）ｏッ’）（Ｉ）ＩＳＰＣＬＫ）端子Ｄ
ＩＳＰＣＬＫに入力されるクロックの１／２の周波数で
、ＣＲＴデイスプレィ装置２０７の表示を制御する、図
形処理装置１００の内部回路が動作する。
ＩＳＰＣＬＫに入力されるクロックの１／２の周波数で
、ＣＲＴデイスプレィ装置２０７の表示を制御する、図
形処理装置１００の内部回路が動作する。
（１７）表示基準クロック（ＣＬＫＯＵＴ）端子ＣＬＫ
ＯＵＴには、ＣＲＴデイスプレィ装置１２０７の表示を
制御する、図形処理装置Ｉ！１００の内部回路の動作ク
ロックが出力される。
ＯＵＴには、ＣＲＴデイスプレィ装置１２０７の表示を
制御する、図形処理装置Ｉ！１００の内部回路の動作ク
ロックが出力される。
（１８） メモリー７ドｌ／ス（ＭＡＩ Ｌ−ＭＡＯ）
端子ＭＡＩＬ−ＭＡＯには、端子ＲＡＳｆ７立ち下がり
時に、フレームバッファ２０６（７：ロウ・アドレスが
出力され、端子ＣＡＳの９ち下がり時に、フレームバッ
ファ２０５のカラム・アドレスが出力される。
端子ＭＡＩＬ−ＭＡＯには、端子ＲＡＳｆ７立ち下がり
時に、フレームバッファ２０６（７：ロウ・アドレスが
出力され、端子ＣＡＳの９ち下がり時に、フレームバッ
ファ２０５のカラム・アドレスが出力される。
（１９）メモリ・データ（ＭＤ３１−ＭＤＯ）端子ＭＤ
３１−ＭＤＯには、書き込み時にフレームバッファ２０
５への書き込みデータが出力され、読み出し時に、フレ
ームバッファ２０５からの読み出しデータが入力される
（２０）ロウ・アドレス・ストローブ（ＲＡＳ＃端子Ｒ
ＡＳ＃の出力が、”Ｈｉ ｇ ｈ ”レベルから“Ｌｏ
ｗ“レベルに変化する時、メモリ・アドレス（ＭＡｌ
１−ＭＡＯ）に、フレームバッファ２０５のロウ・アド
レスが出力されていることを示す。
３１−ＭＤＯには、書き込み時にフレームバッファ２０
５への書き込みデータが出力され、読み出し時に、フレ
ームバッファ２０５からの読み出しデータが入力される
（２０）ロウ・アドレス・ストローブ（ＲＡＳ＃端子Ｒ
ＡＳ＃の出力が、”Ｈｉ ｇ ｈ ”レベルから“Ｌｏ
ｗ“レベルに変化する時、メモリ・アドレス（ＭＡｌ
１−ＭＡＯ）に、フレームバッファ２０５のロウ・アド
レスが出力されていることを示す。
（２１）カラム・アドレス・ストローブ（ＣＡＳ＃端子
ＣＡＳ＃の出力が、”Ｈｉｇｈ”レベルからＬｏｗ”レ
ベルに変化する時、メモット（ＳＩｌｏ）を用いたアク
セスであることを示し、端子ＤＴ＃／○Ｅ＃が７１ Ｈ
ｉｇｈ ｕレベルならば、ＶＲＡＭのインプット・アウ
トプット（Ｉｌｏ）を用いたアクセスであることを示す
、さらに、図形処理装置１００からフレームバッファ２
０５へ、データを書き込む場合は、カラム・アドレス・
ストローブ（ＣＡＳ＃）の出力が、’Ｈｉｇｈ”レベル
から”Ｌｏｗ″レベルに変化する時、端子ＤＴ＃／○Ｅ
＃は＃Ｈｉ ｇ ｈ”レベルとなる。
ＣＡＳ＃の出力が、”Ｈｉｇｈ”レベルからＬｏｗ”レ
ベルに変化する時、メモット（ＳＩｌｏ）を用いたアク
セスであることを示し、端子ＤＴ＃／○Ｅ＃が７１ Ｈ
ｉｇｈ ｕレベルならば、ＶＲＡＭのインプット・アウ
トプット（Ｉｌｏ）を用いたアクセスであることを示す
、さらに、図形処理装置１００からフレームバッファ２
０５へ、データを書き込む場合は、カラム・アドレス・
ストローブ（ＣＡＳ＃）の出力が、’Ｈｉｇｈ”レベル
から”Ｌｏｗ″レベルに変化する時、端子ＤＴ＃／○Ｅ
＃は＃Ｈｉ ｇ ｈ”レベルとなる。
一方、フレームバッファ２０５から図形処理装置１００
にデータを読みだす場合は、カラム・アドレス・ストロ
ーブ（ＣＡＳ＃）の出力が、“Ｈｉ ｇ ｈ ”レベル
から”Ｌｏｗ”レベルに変化する時、端子ＤＴ＃１０Ｅ
＃は” Ｌｏｗ”レベルとなる。
にデータを読みだす場合は、カラム・アドレス・ストロ
ーブ（ＣＡＳ＃）の出力が、“Ｈｉ ｇ ｈ ”レベル
から”Ｌｏｗ”レベルに変化する時、端子ＤＴ＃１０Ｅ
＃は” Ｌｏｗ”レベルとなる。
（２４）アウトプット・イネーブル（ＯＥ＃）端子ＯＥ
＃は、フレームバッファ２０５に、ＤＲＡＭが使用され
ている場合にのみ用いられる出力端子である０図形処理
袋ｆａ１００かす・アドレＸ （ＭＡ １１−ＭＡＯ）
＆：、７Ｌ／−ムバツフア２０５のカラム・アドレス
が出力されていることを示す。
＃は、フレームバッファ２０５に、ＤＲＡＭが使用され
ている場合にのみ用いられる出力端子である０図形処理
袋ｆａ１００かす・アドレＸ （ＭＡ １１−ＭＡＯ）
＆：、７Ｌ／−ムバツフア２０５のカラム・アドレス
が出力されていることを示す。
（２２）ライト・イネーブル（ＷＥ＃）カラム・アドレ
ス・ストローブ（ＣＡＳ＃）の出力が、” Ｈｉ ｇ
ｈ”レベルからＬ ｏ ｗ”レベルに変化する時、端子
ＷＥＢの出力が。
ス・ストローブ（ＣＡＳ＃）の出力が、” Ｈｉ ｇ
ｈ”レベルからＬ ｏ ｗ”レベルに変化する時、端子
ＷＥＢの出力が。
”Ｈｉｇｈ”レベルならばリード・サイクルであること
を示し、”Ｌｏｗ’レベルならばライト・サイクルであ
ることを示す。
を示し、”Ｌｏｗ’レベルならばライト・サイクルであ
ることを示す。
（２３）データ・トランスファ／アウトプット・イネー
ブル（ＤＴ＄ｔ１０Ｅ＃） 端子ＤＴ＃／○Ｅ＃は、フレームバッファ２０５に、Ｖ
ＲＡＭ （２ポ一トＤＲＡＭ）が使用されている場合に
のみ用いられる出力端子である。ロウ・アドレス・スト
ローブ（ＲＡＳ＃）の出力が、”Ｈｉ ｇｈ”レベルか
ら”Ｌｏｗ”レベルに変化する時、端子ＤＴ＃１０Ｅ＃
が”Ｌｏｗ”レベルならば、ＶＲＡＭのシリアル・イン
プット・アウトプらフレームバッファ２０５へ、データ
を書き込む場合は、カラム・アドレス・ストローブ（Ｃ
ＡＳ＃）の出力が Ｍ Ｈｉ ｇ）、 Ｉ＋レベルから
”Ｌｏｗ″レベルに変化する時、端子ＯＥ＃は“Ｈｉｇ
ｈ”レベルとなる。一方、フレームバッファ２０５から
図形処理装置１００にデータを読みだす場合は、カラム
・アドレス・ストローブ（ＣＡＳ＃）の出力が、”Ｈｉ
ｇ ｈ ”レベルから”Ｌｏｗ”レベルに変化する時
、端子ＯＥ＃は”Ｌｏｗ”レベルとなる。
ブル（ＤＴ＄ｔ１０Ｅ＃） 端子ＤＴ＃／○Ｅ＃は、フレームバッファ２０５に、Ｖ
ＲＡＭ （２ポ一トＤＲＡＭ）が使用されている場合に
のみ用いられる出力端子である。ロウ・アドレス・スト
ローブ（ＲＡＳ＃）の出力が、”Ｈｉ ｇｈ”レベルか
ら”Ｌｏｗ”レベルに変化する時、端子ＤＴ＃１０Ｅ＃
が”Ｌｏｗ”レベルならば、ＶＲＡＭのシリアル・イン
プット・アウトプらフレームバッファ２０５へ、データ
を書き込む場合は、カラム・アドレス・ストローブ（Ｃ
ＡＳ＃）の出力が Ｍ Ｈｉ ｇ）、 Ｉ＋レベルから
”Ｌｏｗ″レベルに変化する時、端子ＯＥ＃は“Ｈｉｇ
ｈ”レベルとなる。一方、フレームバッファ２０５から
図形処理装置１００にデータを読みだす場合は、カラム
・アドレス・ストローブ（ＣＡＳ＃）の出力が、”Ｈｉ
ｇ ｈ ”レベルから”Ｌｏｗ”レベルに変化する時
、端子ＯＥ＃は”Ｌｏｗ”レベルとなる。
（２５）表示ステータス（ＤＳ＃）
端子ＤＳ＃には、フレームバッファ２０５を表示メモリ
・サイクルにする期間のみ、”Ｌｏｗ”レベルが出力さ
れる。
・サイクルにする期間のみ、”Ｌｏｗ”レベルが出力さ
れる。
（２６）水平同期（Ｈ５ＹＮＣ＃）
端子ＨＳ Ｙ Ｎ ＣＲ１ｍは、ＣＲＴデイスプレィ装
置２０７の水平同期のための信号が出力される。
置２０７の水平同期のための信号が出力される。
（２７）垂直同期（ＶＳＹＮＣ＃）
端子Ｖ Ｓ Ｙ Ｎ Ｃ＃ ニは、ＣＲＴデイスプレィ
装置２０７の垂直同期のための信号が出力される。
装置２０７の垂直同期のための信号が出力される。
（２８）表示タイミング（ＤＩＳＰ＃）ｌ子ＤＩｓＰ＃
に”Ｌｏｗ”レベルが出力されている期間が、ＣＲＴデ
イスプレィ装置２０７の画面表示期間であることを示す
。
に”Ｌｏｗ”レベルが出力されている期間が、ＣＲＴデ
イスプレィ装置２０７の画面表示期間であることを示す
。
（２９）カーソル・データ（ＣＵ ＲＤ ３−ＣＵＲＤ
Ｏ）端子ＣＵＲＤ３−ＣＵＲＤＯには、ＣＲＴデイスプ
レィ装置２０７に表示する、カーソルデータが出力され
る。
Ｏ）端子ＣＵＲＤ３−ＣＵＲＤＯには、ＣＲＴデイスプ
レィ装置２０７に表示する、カーソルデータが出力され
る。
（３０）カーソル・マスク・データ（ＣＵＲＭ、３−Ｃ
ＵＲＭＯ） 端子ＣＵＲＭ３−ＣＵＲＭＯには、ＣＲＴデイスフレイ
装置２０７にカーソルを表示するための、マスクデータ
が出力される。
ＵＲＭＯ） 端子ＣＵＲＭ３−ＣＵＲＭＯには、ＣＲＴデイスフレイ
装置２０７にカーソルを表示するための、マスクデータ
が出力される。
（３１）カーソル表示タイミング（ＣＵＲＤＩＳＰ＃）
端子ＣＵＲＤＩＳＰ＄ｔに”Ｌｏｗ”レベルが出力され
ている期間が、力、−ツルの表示期間であることを示す
。
端子ＣＵＲＤＩＳＰ＄ｔに”Ｌｏｗ”レベルが出力され
ている期間が、力、−ツルの表示期間であることを示す
。
く内部構成〉
第３図に、図形処理装置１００の内部構成を示す１図形
処理装置１００は、描画処理ユニット（ＤＰＵ）１０１
．メモリ管理ユニット（ＭＭＵ＞１０２、バス制御ユニ
ット（ＢＣＵ）１０３゜ＣＲＴ制御ユニット（ＣＣＵ）
１０４．システム・バス・インタフェース（ＳＢＩ）１
０５．及びローカル・バス・インタフェース（ＬＢＩ）
１０６で構成される。
処理装置１００は、描画処理ユニット（ＤＰＵ）１０１
．メモリ管理ユニット（ＭＭＵ＞１０２、バス制御ユニ
ット（ＢＣＵ）１０３゜ＣＲＴ制御ユニット（ＣＣＵ）
１０４．システム・バス・インタフェース（ＳＢＩ）１
０５．及びローカル・バス・インタフェース（ＬＢＩ）
１０６で構成される。
描画処理ユニット１０１は、システム・バス・インタフ
ェース１０５から送られる描画コマンドを解読して、処
理対象データのアドレスを計算する。この時、処理対象
データがメインメモリ２０３上にある場合、そのアドレ
スをメモリ管理ユニット１０２に転送し、処理対象デー
タのフェッチを依頼する。一方、処理対象データがフレ
ームバッファ２０５上にある場合は、そのアドレスをロ
ーカル・バス・インタフェース１０６に転送し、処理対
象データのフェッチを依頼する。処理対象データは、シ
ステム・バス・インタフェース１０５もしくはローカル
・バス・インタフェース１０６を介して、描画処理ユニ
ット１０１に転送される。
ェース１０５から送られる描画コマンドを解読して、処
理対象データのアドレスを計算する。この時、処理対象
データがメインメモリ２０３上にある場合、そのアドレ
スをメモリ管理ユニット１０２に転送し、処理対象デー
タのフェッチを依頼する。一方、処理対象データがフレ
ームバッファ２０５上にある場合は、そのアドレスをロ
ーカル・バス・インタフェース１０６に転送し、処理対
象データのフェッチを依頼する。処理対象データは、シ
ステム・バス・インタフェース１０５もしくはローカル
・バス・インタフェース１０６を介して、描画処理ユニ
ット１０１に転送される。
描画処理ユニット１０１は、内部の演算器及びレジスタ
を用いて、フェッチした処理対象データを描画コマンド
に従って処理する０次に描画処理ユニット１０１は、処
理されたデータの格納アドレスを計算する。格納アドレ
スがメインメモリ２０３上であれば、処理データがメイ
ンメモリ２０３に格納されるよう、処理データはシステ
ム・バス・インタフェース１０５に、格納アドレスはメ
モリ管理ユニット１０２に転送されてる。一方、格納ア
ドレスがフレームバッファ２０５上であれば。
を用いて、フェッチした処理対象データを描画コマンド
に従って処理する０次に描画処理ユニット１０１は、処
理されたデータの格納アドレスを計算する。格納アドレ
スがメインメモリ２０３上であれば、処理データがメイ
ンメモリ２０３に格納されるよう、処理データはシステ
ム・バス・インタフェース１０５に、格納アドレスはメ
モリ管理ユニット１０２に転送されてる。一方、格納ア
ドレスがフレームバッファ２０５上であれば。
処理データがフレームバッファ２０５に格納されるよう
、処理データと格納アドレスは、ローカル・バス・イン
タフェース１０６に転送される。
、処理データと格納アドレスは、ローカル・バス・イン
タフェース１０６に転送される。
メモリ管理ユニット１０２は、描画処理ユニット１０１
から転送されるアドレス（仮想アドレス）を、メモリ管
理ユニット１０２内のアドレス変換テーブルを参照して
、物理アドレスに変換する。
から転送されるアドレス（仮想アドレス）を、メモリ管
理ユニット１０２内のアドレス変換テーブルを参照して
、物理アドレスに変換する。
変換された物理アドレスは、システム・バス・インタフ
ェース１０５に転送する。この物理アドレスを用いてメ
インメモリ２０３にアクセスする際、まず、システムバ
ス２１１の使用権を獲得する必要がある。このために、
メモリ管理ユニット１０２は、バス制御ユニット１０３
に対して、システムバス２１１の使用権の獲得を依頼す
る。また、仮想アドレスを物理アドレスに変換するため
にアドレス変換テーブルを参照した際、アドレス変換の
ためのデータの欠如を検出した場合には、メモリ管理ユ
ニット１０２は、バス制御ユニット１０３にシステムバ
ス２１１の使用権を獲得してもらった後、システム・バ
ス・インタフェース１０５を介して、メインメモリ２０
３上にあるページテーブルにアクセスして、メモリ管理
ユニット１０２内のアドレス変換テーブルを変更し、必
要なアドレス変換データを作成する。この際、変換対象
の仮想アドレスに関連するページテーブル、もしくは仮
想アドレスが指すデータを含むページフレームが、メイ
ンメモリ２０３上に無いことを検出した場合には、メモ
リ管理ユニット１０２は、バス制御ユニット１０３に対
して、中央処理装置２０１にページ・スワツピングを行
わせるよう依頼する。
ェース１０５に転送する。この物理アドレスを用いてメ
インメモリ２０３にアクセスする際、まず、システムバ
ス２１１の使用権を獲得する必要がある。このために、
メモリ管理ユニット１０２は、バス制御ユニット１０３
に対して、システムバス２１１の使用権の獲得を依頼す
る。また、仮想アドレスを物理アドレスに変換するため
にアドレス変換テーブルを参照した際、アドレス変換の
ためのデータの欠如を検出した場合には、メモリ管理ユ
ニット１０２は、バス制御ユニット１０３にシステムバ
ス２１１の使用権を獲得してもらった後、システム・バ
ス・インタフェース１０５を介して、メインメモリ２０
３上にあるページテーブルにアクセスして、メモリ管理
ユニット１０２内のアドレス変換テーブルを変更し、必
要なアドレス変換データを作成する。この際、変換対象
の仮想アドレスに関連するページテーブル、もしくは仮
想アドレスが指すデータを含むページフレームが、メイ
ンメモリ２０３上に無いことを検出した場合には、メモ
リ管理ユニット１０２は、バス制御ユニット１０３に対
して、中央処理装置２０１にページ・スワツピングを行
わせるよう依頼する。
さらにメモリ管理ユニット１０２は、描画処理ユニット
１０１がメインメモリ２０３上のあるページフレームに
、初めてデータの書き込みを行う場合は、そのページフ
レームに対応するメインメモリ２０３上のページテーブ
ルエントリの中の、そのページフレームを参照したこと
を示すアクセスビットと、そのページフレームの内容を
変更したことを示す変更ビットをセットする。また読み
込みの場合でも、メモリ管理ユニット１０２は、そのペ
ージフレームに対応するメインメモリ２０３上のページ
テーブルエントリの中の、上記アクセスビットだけはセ
ットする。
１０１がメインメモリ２０３上のあるページフレームに
、初めてデータの書き込みを行う場合は、そのページフ
レームに対応するメインメモリ２０３上のページテーブ
ルエントリの中の、そのページフレームを参照したこと
を示すアクセスビットと、そのページフレームの内容を
変更したことを示す変更ビットをセットする。また読み
込みの場合でも、メモリ管理ユニット１０２は、そのペ
ージフレームに対応するメインメモリ２０３上のページ
テーブルエントリの中の、上記アクセスビットだけはセ
ットする。
バス制御ユニット１０３は、メモリ管理ユニット１０２
からの依頼を受け、システム・バス・インタフェース１
０５を介して１図形処理装置１００外部のバス調停装置
２０２と調停を行って、システムバス２１１の使用権を
獲得する。
からの依頼を受け、システム・バス・インタフェース１
０５を介して１図形処理装置１００外部のバス調停装置
２０２と調停を行って、システムバス２１１の使用権を
獲得する。
ＣＲＴ制御ｌユニット１０４は、ノンインタレース・モ
ード及びインタレースシンク＆ビデオ・モードの、２種
類の走査モードに対応する同期信号を生成して、ローカ
ル・バス・インタフェース１０６を介してＣＲＴデイス
プレィ装置２０７に出力する。また、フレームバッファ
２０５に用いられるＤＲＡＭ、ＶＲＡＭをリフレッシュ
するためのアドレス情報を生成する。アドレス情報は、
ローカル・バス・インタフェース１０６を介して、メモ
リ・アドレス（ＭＡ １１−ＭＡ Ｏ）から出力される
。さらに、フレームバッファ２０５上に定義されたカー
ソルデータを、メモリ・データ（Ｍｎ３１−ＭＤＯ）か
ら、ローカル・バス・インタフェース１０６を介して読
み込んで、シフト処理した後、ローカル・バス・インタ
フェース１０６を介して、カーソル・データ（ＣｔＪＲ
Ｄ３−ＣＵＲＤＯ）とカーソル・マスク・データ（ＣＵ
ＲＭ３−ＣＵＲＭＯ）から出力する。これによって、カ
ーソルの高速表示を実現する。
ード及びインタレースシンク＆ビデオ・モードの、２種
類の走査モードに対応する同期信号を生成して、ローカ
ル・バス・インタフェース１０６を介してＣＲＴデイス
プレィ装置２０７に出力する。また、フレームバッファ
２０５に用いられるＤＲＡＭ、ＶＲＡＭをリフレッシュ
するためのアドレス情報を生成する。アドレス情報は、
ローカル・バス・インタフェース１０６を介して、メモ
リ・アドレス（ＭＡ １１−ＭＡ Ｏ）から出力される
。さらに、フレームバッファ２０５上に定義されたカー
ソルデータを、メモリ・データ（Ｍｎ３１−ＭＤＯ）か
ら、ローカル・バス・インタフェース１０６を介して読
み込んで、シフト処理した後、ローカル・バス・インタ
フェース１０６を介して、カーソル・データ（ＣｔＪＲ
Ｄ３−ＣＵＲＤＯ）とカーソル・マスク・データ（ＣＵ
ＲＭ３−ＣＵＲＭＯ）から出力する。これによって、カ
ーソルの高速表示を実現する。
システム・バス・インタフェース１０５は、図形処理装
置Ｅ１００内の各ユニットに対して、処理実行の同期を
取るための内部クロックを供給する他、アドレス・バス
（Ａ３１−Ａ２）、データ・バス（Ｄ３１−Ｄｏ）、ア
ドレス・ステータス（ＡＤＳ＃）、クイック（ＱＵＩＣ
Ｋ＃）、ライト・リード（Ｗ／Ｒ＃）、データ・レディ
（ＲＥＡＤＹ＃）、チップ・セレクト（Ｃ８＃）、フ
レーム・バッファ・セレクト（ＦＳ＃）、バス・ホール
ド・リクエスト（ＨＯＬＤ）、バス・ホールド・アクノ
リッジ（ＨＬＤＡ）、バス・マスク（ＢＭ＃）、リセッ
ト（ＲＥＳ＃） 、サスペンド（ＳＵＳ＃）、インタラ
ブド・リクエスト（ＩＲＱ＃）を用いて１図形処理装置
１００外部の、中央処理装置２０１．メインメモリ２０
３、バス調停装置２０２と交信する。また、制御レジス
タを内蔵して、各ユニットにおける処理動作の同期を取
ったり、データ転送のタイミングを制御したりする。
置Ｅ１００内の各ユニットに対して、処理実行の同期を
取るための内部クロックを供給する他、アドレス・バス
（Ａ３１−Ａ２）、データ・バス（Ｄ３１−Ｄｏ）、ア
ドレス・ステータス（ＡＤＳ＃）、クイック（ＱＵＩＣ
Ｋ＃）、ライト・リード（Ｗ／Ｒ＃）、データ・レディ
（ＲＥＡＤＹ＃）、チップ・セレクト（Ｃ８＃）、フ
レーム・バッファ・セレクト（ＦＳ＃）、バス・ホール
ド・リクエスト（ＨＯＬＤ）、バス・ホールド・アクノ
リッジ（ＨＬＤＡ）、バス・マスク（ＢＭ＃）、リセッ
ト（ＲＥＳ＃） 、サスペンド（ＳＵＳ＃）、インタラ
ブド・リクエスト（ＩＲＱ＃）を用いて１図形処理装置
１００外部の、中央処理装置２０１．メインメモリ２０
３、バス調停装置２０２と交信する。また、制御レジス
タを内蔵して、各ユニットにおける処理動作の同期を取
ったり、データ転送のタイミングを制御したりする。
ローカル・バス・インタフェース１０６は、システム・
バス・インタフェース１０５から供給される内部クロッ
クと、端子ＤＩＳＰＣＬＫから入力される表示制御用の
クロックとの同期を取りながら５表示基準クロック（Ｃ
ＬＫＯＵＴ）、メモリ・アドレス（ＭＡｌ １−ＭＡＯ
）、メモリ・データ（Ｍｎ２１−ＭＤＯ）、ロウ・アド
レス・ストローブ（ＲＡＳ＃）、カラム・アドレス・ス
トローブ（ＣＡＳ＃）、ライト・イネーブ／Ｌ／ （ｗ
Ｅ＃）、データ・トランスファ／アウトプット・イネー
ブル（ＤＴ＃１０Ｅ＃）、アウトプット・イネーブル（
○Ｅ＃）、表示ステータス（ＤＳ＃）、水平同期（Ｈ８
ＹＮＣ＃）、垂直同期（ＶＳＹＮＣ＃）、表示タイミン
グ（ＤＩＳＰ＄ｔ）、カーソル・データ（ＣＵＲＤ３−
ＣＵＲＤＯ）、カーソル・マスク・データ（ＣＵＲＭ３
−ＣＵＲＭＯ）、カーソル表示タイミング（ＣＵＲＤ
Ｉ Ｓ Ｐ ＃）を用いて１図形処理装置１００外部の
、フレームバッファ２０５、ビデオコンバータ２０Ｇ、
ＣＲＴデイスプレィ装置１２０７と交信する。
バス・インタフェース１０５から供給される内部クロッ
クと、端子ＤＩＳＰＣＬＫから入力される表示制御用の
クロックとの同期を取りながら５表示基準クロック（Ｃ
ＬＫＯＵＴ）、メモリ・アドレス（ＭＡｌ １−ＭＡＯ
）、メモリ・データ（Ｍｎ２１−ＭＤＯ）、ロウ・アド
レス・ストローブ（ＲＡＳ＃）、カラム・アドレス・ス
トローブ（ＣＡＳ＃）、ライト・イネーブ／Ｌ／ （ｗ
Ｅ＃）、データ・トランスファ／アウトプット・イネー
ブル（ＤＴ＃１０Ｅ＃）、アウトプット・イネーブル（
○Ｅ＃）、表示ステータス（ＤＳ＃）、水平同期（Ｈ８
ＹＮＣ＃）、垂直同期（ＶＳＹＮＣ＃）、表示タイミン
グ（ＤＩＳＰ＄ｔ）、カーソル・データ（ＣＵＲＤ３−
ＣＵＲＤＯ）、カーソル・マスク・データ（ＣＵＲＭ３
−ＣＵＲＭＯ）、カーソル表示タイミング（ＣＵＲＤ
Ｉ Ｓ Ｐ ＃）を用いて１図形処理装置１００外部の
、フレームバッファ２０５、ビデオコンバータ２０Ｇ、
ＣＲＴデイスプレィ装置１２０７と交信する。
〈図形処理装置１００のシステムバスアクセス〉図形処
理装置１００は、メインメモリ２０３とフレームバッフ
ァ２０５との間でデータ転送を行うために、システムバ
スを使用する。まず、その手順を第１図と第４図を用い
て説明する。システムバスは、通常、ＭＰＵ２０１が使
用しているため、図形処理装置１００は、バスの使用権
を得るために、バスアービタ２０２にバスリクエスト信
号（ＨＯＬＤ）を出力する。バスアービタ２０２は、前
記ＨＯＬＤ信号がアサートされると。
理装置１００は、メインメモリ２０３とフレームバッフ
ァ２０５との間でデータ転送を行うために、システムバ
スを使用する。まず、その手順を第１図と第４図を用い
て説明する。システムバスは、通常、ＭＰＵ２０１が使
用しているため、図形処理装置１００は、バスの使用権
を得るために、バスアービタ２０２にバスリクエスト信
号（ＨＯＬＤ）を出力する。バスアービタ２０２は、前
記ＨＯＬＤ信号がアサートされると。
ＭＰＵ２０１に対し、システムバスを開放するように要
求する。ＭＰＵ２０１は、実行中のメモリアクセスが終
了すると、バスを開放し、バスアービタにバスを開放し
たことを告げる。ノくスアービタ２０２は、図形処理装
置ｉｏｏに対し、システムバスが開放されたことをＨＬ
ＤＡ信号を用魁）て知らせる０図形処理装置１００は、
前記ＨＬＤＡ信号でシステムバスが開放されたことを認
識すると、メインメモリ２０３のアクセスを開始し、シ
ステムバスを使用中であることを示すＢＭ＃信号をアサ
ートする０図形処理装置１００は、メモリアクセスが終
了したら、ＨＯＬＤ信号をネゲートし、ＭＰＵ２０１に
システムバスの使用権を返却する。
求する。ＭＰＵ２０１は、実行中のメモリアクセスが終
了すると、バスを開放し、バスアービタにバスを開放し
たことを告げる。ノくスアービタ２０２は、図形処理装
置ｉｏｏに対し、システムバスが開放されたことをＨＬ
ＤＡ信号を用魁）て知らせる０図形処理装置１００は、
前記ＨＬＤＡ信号でシステムバスが開放されたことを認
識すると、メインメモリ２０３のアクセスを開始し、シ
ステムバスを使用中であることを示すＢＭ＃信号をアサ
ートする０図形処理装置１００は、メモリアクセスが終
了したら、ＨＯＬＤ信号をネゲートし、ＭＰＵ２０１に
システムバスの使用権を返却する。
第４図の処理で問題となることは、処理速度の向上を図
るために、図形処理装置１００とＭＰＵ２０１間のバス
調停の制御を効率良く行う必要があることである。ＭＰ
Ｕ２０１は、緊急な処理を行う必要があるので、図形処
理装置１００は、従来のバーストモードを用いたシステ
ムバスの長時間の使用はできない。また、１回のメモリ
アクセスごとにＭＰＵ２０１と図形処理装置１００を切
り替えると、調停の時間が多くなり性能低下になる。一
般に、ＭＰＵ２０１の緊急処理は１割込みによって起動
される。そこで５本発明では、ＭＰＵ２０１への割込み
信号が発生した場合に。
るために、図形処理装置１００とＭＰＵ２０１間のバス
調停の制御を効率良く行う必要があることである。ＭＰ
Ｕ２０１は、緊急な処理を行う必要があるので、図形処
理装置１００は、従来のバーストモードを用いたシステ
ムバスの長時間の使用はできない。また、１回のメモリ
アクセスごとにＭＰＵ２０１と図形処理装置１００を切
り替えると、調停の時間が多くなり性能低下になる。一
般に、ＭＰＵ２０１の緊急処理は１割込みによって起動
される。そこで５本発明では、ＭＰＵ２０１への割込み
信号が発生した場合に。
図形処理装置１００に対して、システムバスの使用を中
断させるようにする新しい方式によって。
断させるようにする新しい方式によって。
図形処理装置１００がシステムバスを長時間連続して使
用することができるようにした。
用することができるようにした。
第５図は、ＳＵＳ＃制御回路２１２が、ＭＰＵ２０１へ
の割込みが発生したとき、図形処理装置１００に対し、
ＳＵＳ＃信号をアサートする動作を示すタイムチャート
である０図形処理装置ｉｏ。
の割込みが発生したとき、図形処理装置１００に対し、
ＳＵＳ＃信号をアサートする動作を示すタイムチャート
である０図形処理装置ｉｏ。
は、５ｔＪＳ＃信号がアサートされると、システムバス
を開放し、ＨＯＬＤ信号とＢＭ＃信号をネゲートする。
を開放し、ＨＯＬＤ信号とＢＭ＃信号をネゲートする。
ＭＰＵ２０１は、その後システムバスを使用できる。Ｍ
ＰＵ２０１の緊急処理終了後。
ＰＵ２０１の緊急処理終了後。
ＳＵＳ＃制御回路２１２がＳＵＳ＃信号をネゲートする
ことによって１図形処理装置１００は処理を再開できる
。
ことによって１図形処理装置１００は処理を再開できる
。
第６図は、図形処理装置１００がメインメモリをアクセ
ス時のタイムチャートである。リード及びライト動作は
、内部動作クロックの１サイクルを１ステートとして５
４ステートを基準としている。ライトサイクルは、Ｗ／
Ｒ＃信号がハイレベルになることによって示される。リ
ードサイクルは、Ｗ／Ｒ＃信号をローレベルにすること
によって示される。リードまたはライトサイクルの終了
時に、ＲＥＡＤＹ＄を信号がハイレベルになっていると
、そのサイクルは延長される。第６図では、リードサイ
クルの４ステート目と、その次のステートにＲＥＡＤＹ
＃信号がハイレベルになっているので、２ステートのウ
ェイトサイクルが挿入されている場合を示している。
ス時のタイムチャートである。リード及びライト動作は
、内部動作クロックの１サイクルを１ステートとして５
４ステートを基準としている。ライトサイクルは、Ｗ／
Ｒ＃信号がハイレベルになることによって示される。リ
ードサイクルは、Ｗ／Ｒ＃信号をローレベルにすること
によって示される。リードまたはライトサイクルの終了
時に、ＲＥＡＤＹ＄を信号がハイレベルになっていると
、そのサイクルは延長される。第６図では、リードサイ
クルの４ステート目と、その次のステートにＲＥＡＤＹ
＃信号がハイレベルになっているので、２ステートのウ
ェイトサイクルが挿入されている場合を示している。
次に、前記ＳＵＳ＃信号を制御する方式について説明す
る。
る。
第７図は、ＳＵＳ＃信号を制御するために必要なハード
ウェア構成を示す１図形処理装置１００とＭＰＵ２０１
のほかに、ＳＵＳ＃制御回路２１２、割込み制御回路２
１３．ＲＴＥ発生回路２１４がある０割込み制御回路２
１３は１図示しない他のデバイスからの割込み信号群の
優先処理を行った後、ＭＰＵ２０１に対し、ＩＮＴ信号
で割込みを要求する。一方、ＭＰＵ２１０は１割込み制
御回路２１３に対し、前記割込み信号に対する応答信号
をＩＮＴＡ信号として返す、ＳＵＳ＃制御回１２１２は
、前記ＩＮＴ及びＩＮＴＡ信号によって、ＳＵＳ＃信号
をアサートする。ＲＴＥ発生回路２１４は、ＭＰＵ２０
１の割込み処理が終了したことを、ＲＴＥ信号を用いて
ＳＵＳ＃制御回路２１２に知らせる。ＳＵＳ＄を制御回
路２１２は、前記ＲＴＥ信号によって、ＳＵＳ＃信号を
ネゲートする。
ウェア構成を示す１図形処理装置１００とＭＰＵ２０１
のほかに、ＳＵＳ＃制御回路２１２、割込み制御回路２
１３．ＲＴＥ発生回路２１４がある０割込み制御回路２
１３は１図示しない他のデバイスからの割込み信号群の
優先処理を行った後、ＭＰＵ２０１に対し、ＩＮＴ信号
で割込みを要求する。一方、ＭＰＵ２１０は１割込み制
御回路２１３に対し、前記割込み信号に対する応答信号
をＩＮＴＡ信号として返す、ＳＵＳ＃制御回１２１２は
、前記ＩＮＴ及びＩＮＴＡ信号によって、ＳＵＳ＃信号
をアサートする。ＲＴＥ発生回路２１４は、ＭＰＵ２０
１の割込み処理が終了したことを、ＲＴＥ信号を用いて
ＳＵＳ＃制御回路２１２に知らせる。ＳＵＳ＄を制御回
路２１２は、前記ＲＴＥ信号によって、ＳＵＳ＃信号を
ネゲートする。
第８図は、ＳＵＳ＃信号制御回路２１２の論理図である
。ＩＮＴＡ信号でセットされ、ＲＴＥ信号でリセットさ
れるフリップフロップ２１２１と、前記ブリップフロッ
プ２１２１の信号とＩＮＴ信号との論理和をとるオアゲ
ート２１２２で構成される。第８図に示す構成は、まず
ＩＮＴ信号によってＳＵＳ＃信号を発生することで、Ｍ
ＰＵ２０１が割込み処理を素早く実行できるようにする
。ここで、ＩＮＴ信号は、アサートされた後、ＭＰＵ２
０１がＩＮＴＡ信号を発生する前に９図示しないデバイ
スの都合によって、すぐにネゲートされる可能性がある
。つまり、ＩＮＴ信号が発生しても、ＭＰＵ２０１は割
込み処理を実行しない場合がある。そこで、ＭＰＵ２０
１がＩＮＴＡ信号をアサートして、確実に割込み処理を
実行することがわかった時に前記フリップフロップ２１
２１をセットする。第９Ｓに、第８図のタイムチャート
を示す、第１０図は、ＭＰＵ２０１の処理内容を示すフ
ローチャートである。ＭＰＵ２０１が、通常の処理を行
っているときに、前記ＩＮＴ信号ｔこよって割込みが発
生すると、前記通常の処理を中断して、緊急処理を行う
、緊急処理を行った後、第７図に示すＲＴＥ発生回路２
１４を用いてＳＵ］＄信号をネゲートする処理を行い、
通常処理に戻る。
。ＩＮＴＡ信号でセットされ、ＲＴＥ信号でリセットさ
れるフリップフロップ２１２１と、前記ブリップフロッ
プ２１２１の信号とＩＮＴ信号との論理和をとるオアゲ
ート２１２２で構成される。第８図に示す構成は、まず
ＩＮＴ信号によってＳＵＳ＃信号を発生することで、Ｍ
ＰＵ２０１が割込み処理を素早く実行できるようにする
。ここで、ＩＮＴ信号は、アサートされた後、ＭＰＵ２
０１がＩＮＴＡ信号を発生する前に９図示しないデバイ
スの都合によって、すぐにネゲートされる可能性がある
。つまり、ＩＮＴ信号が発生しても、ＭＰＵ２０１は割
込み処理を実行しない場合がある。そこで、ＭＰＵ２０
１がＩＮＴＡ信号をアサートして、確実に割込み処理を
実行することがわかった時に前記フリップフロップ２１
２１をセットする。第９Ｓに、第８図のタイムチャート
を示す、第１０図は、ＭＰＵ２０１の処理内容を示すフ
ローチャートである。ＭＰＵ２０１が、通常の処理を行
っているときに、前記ＩＮＴ信号ｔこよって割込みが発
生すると、前記通常の処理を中断して、緊急処理を行う
、緊急処理を行った後、第７図に示すＲＴＥ発生回路２
１４を用いてＳＵ］＄信号をネゲートする処理を行い、
通常処理に戻る。
第１０図のように、緊急処理は１つではなく。
割込みの数に応じて複数個ある。従って、 ＳＵＳ＃を
ネゲートする処理はそれぞれの割込みルーチンに設けな
ければならない。ＭＰＵ２０１のソフトウェアが、本実
施例で示す図形処理装置１００を用いることを前提とし
て、最初から作成される場合は問題ないが、図形処理装
置１００を、後で追加するシステムでは、既存ソフトウ
ェアに対するＳＵＳ＃のネゲート処理の追加部分が多岐
にわたるため大きな問題となる。そこで、既存ソフトウ
ェアの変更をできるだけ少なくする方式が望まれる。第
１１図は、このような問題を解決するためのハードウェ
ア構成を示したものである。この第１１図は、前記第７
図の構成に対し、図形処理装置１００からの割込み信号
ＩＲＱ３Ｆを、割込み制御回路２１３に接続したもので
ある。ＳＵＳ＃信号がアサートされると、前記ＩＲ（ｌ
信号もアサートされる。このようにすることによって。
ネゲートする処理はそれぞれの割込みルーチンに設けな
ければならない。ＭＰＵ２０１のソフトウェアが、本実
施例で示す図形処理装置１００を用いることを前提とし
て、最初から作成される場合は問題ないが、図形処理装
置１００を、後で追加するシステムでは、既存ソフトウ
ェアに対するＳＵＳ＃のネゲート処理の追加部分が多岐
にわたるため大きな問題となる。そこで、既存ソフトウ
ェアの変更をできるだけ少なくする方式が望まれる。第
１１図は、このような問題を解決するためのハードウェ
ア構成を示したものである。この第１１図は、前記第７
図の構成に対し、図形処理装置１００からの割込み信号
ＩＲＱ３Ｆを、割込み制御回路２１３に接続したもので
ある。ＳＵＳ＃信号がアサートされると、前記ＩＲ（ｌ
信号もアサートされる。このようにすることによって。
ＭＰＵ２０１の処理は、第１２図のようになる。
ＭＰＵ２０１は、図示しないデバイスからの割込み処理
を終了したあと、−旦通常処理に戻るが、すぐに図形処
理装置１００の割込みによって。
を終了したあと、−旦通常処理に戻るが、すぐに図形処
理装置１００の割込みによって。
Ｓ Ｕ Ｓ ＃をネゲートする処理を実行する。従って
。
。
既存ソフトウェアの変更は、図形処理装置１００の割込
みを追加するだけで良い。
みを追加するだけで良い。
次に、第１３図に、ＳＵＳ＃信号をネゲートする処理が
ソフトウェアによらない方式について説明する。ＭＰＵ
２０１が、実行中の割込みレベル信号を出力する機能を
持つ割込みｉｌＪ御＠１２１３を用い、ＲＴＥ発生回路
２１４で前記割込みレベル信号をデコードするように構
成する。第１３図のソフトウェアは１図形処理装置１０
０を用いないシステムでも１割込み制御回路２１３に対
し、ＭＰＵ２０１が実行する割込みレベルを指示するよ
うに構成されているので、ＳＵＳ＃をネゲートするため
のソフトウェアの変更は必要ない。
ソフトウェアによらない方式について説明する。ＭＰＵ
２０１が、実行中の割込みレベル信号を出力する機能を
持つ割込みｉｌＪ御＠１２１３を用い、ＲＴＥ発生回路
２１４で前記割込みレベル信号をデコードするように構
成する。第１３図のソフトウェアは１図形処理装置１０
０を用いないシステムでも１割込み制御回路２１３に対
し、ＭＰＵ２０１が実行する割込みレベルを指示するよ
うに構成されているので、ＳＵＳ＃をネゲートするため
のソフトウェアの変更は必要ない。
その他の実施例として、第１４図において。
ＭＰＵ２０１が５割込み処理終了信号であるＲＴＥ信号
を出力する機能を持つ場合について説明する。
を出力する機能を持つ場合について説明する。
割込み制御回路２１３は１図示しないデバイスからの割
込み信号を受けて優先順位の判定を行ったのち、ＭＰＵ
２０１にＩＮＴ信号で割込みをかける。ＳＵＳ＃制御回
路２１２は、前記ＩＮＴ信号により、図形処理装置ｉｏ
ｏのＳＵＳ＃端子をアサートする。その後、ＭＰＵ２０
１は１割込み処理を実行し、最後に割込み終了命令を実
行すると。
込み信号を受けて優先順位の判定を行ったのち、ＭＰＵ
２０１にＩＮＴ信号で割込みをかける。ＳＵＳ＃制御回
路２１２は、前記ＩＮＴ信号により、図形処理装置ｉｏ
ｏのＳＵＳ＃端子をアサートする。その後、ＭＰＵ２０
１は１割込み処理を実行し、最後に割込み終了命令を実
行すると。
ＲＴＥ端子を所定の時間だけアサートする。
ＳＵＳ＃制御回路２１２は、前記ＲＴＥ信号がアサート
されると、ＳＵＳ＃信号をネゲートする。
されると、ＳＵＳ＃信号をネゲートする。
このように、第１４図の構成によれば、ＳＵＳ＃信号の
制御に関してソフトウェアの処理を必要としないので、
既存ソフトウェアの変更を少なくすることができる。
制御に関してソフトウェアの処理を必要としないので、
既存ソフトウェアの変更を少なくすることができる。
以上述べた実施例によると、メインメモリ２０３とフレ
ームバッファ２０５の間でビットマップデ−夕の転送を
行うシステムにおいて、図形処理装置１００が、システ
ムバスのアクセスを実行中にＭＰＵ２０１の割込み処理
が発生したとき、バスを開放するための端子（ＳＵＳ＃
）を持つことによって、図形処理装置１００は、システ
ムバスを連続して使用できるので、システムバスの使用
効率を向上させることができる。従って、処理速度の向
上を図ることができる。また、既存システムに対して、
ソフトウェアの変更が少なくて済むので１図形処理装置
１００を後で追加することが容易である。
ームバッファ２０５の間でビットマップデ−夕の転送を
行うシステムにおいて、図形処理装置１００が、システ
ムバスのアクセスを実行中にＭＰＵ２０１の割込み処理
が発生したとき、バスを開放するための端子（ＳＵＳ＃
）を持つことによって、図形処理装置１００は、システ
ムバスを連続して使用できるので、システムバスの使用
効率を向上させることができる。従って、処理速度の向
上を図ることができる。また、既存システムに対して、
ソフトウェアの変更が少なくて済むので１図形処理装置
１００を後で追加することが容易である。
［発明の効果］
本発明によれば１図形処理装置がメインメモリをアクセ
スするシステムにおいて、図形処理装置は、システムバ
スをアクセス中にＭＰＵへの割込みが発生したことを検
出するとともにシステムバスの開放を行うため、−時、
描画処理やデータ転送を中断してＭＰＵに処理を実行さ
せた後、ソフトウェアの介在を必要とすることなく１元
の処理の再開が可能となり、システムバスの使用効率を
向上させると共に、ＭＰＵの緊急処理にも迅速に対応で
きるようになる。
スするシステムにおいて、図形処理装置は、システムバ
スをアクセス中にＭＰＵへの割込みが発生したことを検
出するとともにシステムバスの開放を行うため、−時、
描画処理やデータ転送を中断してＭＰＵに処理を実行さ
せた後、ソフトウェアの介在を必要とすることなく１元
の処理の再開が可能となり、システムバスの使用効率を
向上させると共に、ＭＰＵの緊急処理にも迅速に対応で
きるようになる。
第１図は本発明の一実施例を示したシステム構成例を示
す図、第２図は図形処理装置１００をＬＳＩ化した場合
の端子構成を示す図、第３図は図形処理装置１００の内
部構成を示した図、第４図は図形処理装置１００のシス
テムバスをアクセスする時の調停タイミングを示す図、
第５図は図形処理装置１００のＳＵＳ＃端子を用いてシ
ステムバスを一時ＭＰＵに開放するタイミングを示す図
、第６図は図形処理装置１００がメインメモリをアクセ
スする時のメモリサイクルを示す図、第７図はソフトウ
ェアによるＳＵＳ＃信号の制御を行うためのハードウェ
ア構成を示す図、第８図はＳＵＳ＃制御回路２１２の論
理構成を示す図、第９図はＳ Ｕ Ｓ ＃ 制御回路２
１２の動作タイミングを示す図、第１０図は第７図に対
応したＭＰＵ２０１の処理フローを示す図、第１１図は
ＳＵＳ＃の制御ソフトウェアの変更を少なくするシステ
ムの構成例を示す図、第１２図は第１１図に対応したＭ
ＰＵ２０１の処理フローを示す図、第１３図は割込み制
御回路２１３が割込みレベル信号を出力することで、Ｍ
ＰＵ２０１（７）ＳＵＳ＃＊Ｈ＃（７）’／７トウエア
が必要でなくなる構成例を示す図、第１４図はＭ Ｐ
Ｕ ２０ Ｌが割込み処理を終了したことを示す端子を
持つことで、ＭＰＵ２０１の５ｕｓｎ制御のソフトウェ
アが必要でなくなる構成例を示す図である。 １００・・・図形処理装置、２０１・・・中央処理装置
、２０２・・・バスアービタ、２０３・・・メインメモ
リ、２０５・・・フレームバッファ、２０６・・・ビデ
オ信号生成回路、２０７・・・表示装置、２０８・・・
コントロールバス、２０９・・・データバス、２１０・
・・アドレスバス、２１１・・・デコーダ、２１２・・
・ＳＵＳ制御回路、２１３・・・割り込み制御回路、２
１４・・・ＲＴＥ発生回路。
す図、第２図は図形処理装置１００をＬＳＩ化した場合
の端子構成を示す図、第３図は図形処理装置１００の内
部構成を示した図、第４図は図形処理装置１００のシス
テムバスをアクセスする時の調停タイミングを示す図、
第５図は図形処理装置１００のＳＵＳ＃端子を用いてシ
ステムバスを一時ＭＰＵに開放するタイミングを示す図
、第６図は図形処理装置１００がメインメモリをアクセ
スする時のメモリサイクルを示す図、第７図はソフトウ
ェアによるＳＵＳ＃信号の制御を行うためのハードウェ
ア構成を示す図、第８図はＳＵＳ＃制御回路２１２の論
理構成を示す図、第９図はＳ Ｕ Ｓ ＃ 制御回路２
１２の動作タイミングを示す図、第１０図は第７図に対
応したＭＰＵ２０１の処理フローを示す図、第１１図は
ＳＵＳ＃の制御ソフトウェアの変更を少なくするシステ
ムの構成例を示す図、第１２図は第１１図に対応したＭ
ＰＵ２０１の処理フローを示す図、第１３図は割込み制
御回路２１３が割込みレベル信号を出力することで、Ｍ
ＰＵ２０１（７）ＳＵＳ＃＊Ｈ＃（７）’／７トウエア
が必要でなくなる構成例を示す図、第１４図はＭ Ｐ
Ｕ ２０ Ｌが割込み処理を終了したことを示す端子を
持つことで、ＭＰＵ２０１の５ｕｓｎ制御のソフトウェ
アが必要でなくなる構成例を示す図である。 １００・・・図形処理装置、２０１・・・中央処理装置
、２０２・・・バスアービタ、２０３・・・メインメモ
リ、２０５・・・フレームバッファ、２０６・・・ビデ
オ信号生成回路、２０７・・・表示装置、２０８・・・
コントロールバス、２０９・・・データバス、２１０・
・・アドレスバス、２１１・・・デコーダ、２１２・・
・ＳＵＳ制御回路、２１３・・・割り込み制御回路、２
１４・・・ＲＴＥ発生回路。
Claims (1)
- 【特許請求の範囲】 １、少なくともデータ処理を実行する中央処理装置と図
形処理装置との間と、上記中央処理装置が処理するデー
タを格納するメインメモリと上記図形処理装置との間と
でのデータ交換を可能とするためのシステムバスインタ
フェースと、上記システムバスインタフェースより得ら
れるデータから処理内容を検出するとともに、上記メイ
ンメモリ上にある少なくとも一つの処理対象データを指
すアドレスを算出し、上記処理対象データを指すアドレ
スに従って、上記メインメモリから少なくとも一つのデ
ータを読み出すことを、上記システムバスインタフェー
スに要求し、その結果として上記システムバスインタフ
ェースから得られる少なくとも一つのデータを、上記処
理内容に従って処理し、上記処理結果を格納するための
アドレスに従って、上記処理結果を上記メインメモリへ
書き込むことを、上記システムバスインタフェースに要
求する描画処理ユニットを有する上記図形処理装置にお
いて、 上記メインメモリを用いた処理の実行の中断及び再開の
制御を、外部から受けるために、専用の入力端子を持つ
ことを特徴とする図形処理装置。 ２、特許請求の範囲第１項の図形処理装置において、上
記システムバスインタフェースを介して外部のバス調停
回路との間でバス調停を行い、上記メインメモリへのア
クセス権を獲得し、上記システムバスインタフェースが
、上記メインメモリから処理対象データを読み出すこと
と、上記メイン・メモリへ処理結果を書き込むこととを
制御するバス制御ユニットを有する図形処理装置。 ３、少なくともデータ処理を実行する中央処理装置と図
形処理装置との間と、上記中央処理装置が処理するデー
タを格納するメインメモリと上記図形処理装置との間と
でのデータ交換を可能とするためのシステムバスインタ
フェースと、表示装置に表示するデータを格納するフレ
ームバッファと上記図形処理装置との間でのデータ交換
を可能とするためのローカルバスインタフェースと、 上記システムバスインタフェースより得られるデータか
ら処理内容を検出するとともに、上記メインメモリ上に
ある少なくとも一つの処理対象データを指すアドレスと
、上記フレーム・バッファに処理結果を格納するための
アドレスとを算出し、上記処理対象データを指すアドレ
スに従って、上記メインメモリから少なくとも一つのデ
ータを読み出すことを、上記システムバスインタフェー
スに要求し、その結果として上記システムバスインタフ
ェースから得られる、少なくとも一つのデータを上記処
理内容に従って処理し、上記処理結果を格納するための
アドレスに従って、上記処理結果を上記フレームバッフ
ァへ書き込むことを上記ローカル・バスインタフェース
に要求する描画処理ユニットを有する上記図形処理装置
において、 上記メインメモリを用いた処理の実行の中断及び再開の
制御を、外部から受けるために、専用の入力端子を持つ
ことを特徴とする上記図形処理装置。 ４、特許請求の範囲第３項の図形処理装置において、上
記システムバスインタフェースを介して外部のバス調停
回路との間でバス調停を行い、上記メインメモリへのア
クセス権を獲得し、上記システムバスインタフェースが
、上記メインメモリから処理対象データを読み出すこと
と、上記メインメモリへ処理結果を書き込むこととを制
御するバス制御ユニットを有する図形処理装置。 ５、装置間でのデータ交換を可能とするためのシステム
バスに、データを格納するメインメモリと、少なくとも
メインメモリ上のデータを処理する中央処理装置と、上
記中央処理装置からの指示に従って、少なくとも上記メ
インメモリ上に存在するビットマップデータの処理を行
う際に、図形処理装置とが接続されるデータ処理装置に
おいて、 上記メインメモリ上に存在するビットマップデータに対
する、上記図形処理装置の処理の実行の中断及び再開を
、外部からの割込み要求信号を用いて制御することを特
徴とするデータ処理装置。 ６、装置間でのデータ交換を可能とするためのシステム
バスに、データを格納するメインメモリと、少なくとも
メインメモリ上のデータを処理する中央処理装置と、上
記中央処理装置からの指示に従って、上記メインメモリ
上に存在するビットマップデータと、表示装置に表示す
るためのデータを格納するフレームバッファ上に存在す
るビットマップデータの処理を行う際に、図形処理装置
とが接続され、上記システムバスとは物理的に切り離さ
れたローカルバスに、上記図形処理装置と上記フレーム
バッファとが接続されるデータ処理装置において、 上記メインメモリ上に存在するビットマップデータに対
する、上記図形処理装置の処理の実行の中断及び再開を
、外部からの割込み要求信号を用いて制御することを特
徴とするデータ処理装置。 ７、データ処理のための中央処理装置と、少なくともメ
インメモリ上に存在するビットマップデータを処理する
図形処理装置を備えたデータ処理装置を用いる図形描画
方法において、 上記中央処理装置による例外処理の実行の最初に、上記
メインメモリ上に存在するビットマップデータに対する
、上記図形処理装置の処理の実行の中断処理を行い、 上記例外処理の実行の最後に、上記メインメモリ上に存
在するビットマップデータに対する、上記図形処理装置
の処理の実行の再開処理を行う ことを特徴とする図形描画方法。 ８、データ処理のための中央処理装置において、例外処
理の実行の終了を外部に伝えるための出力端子を備えた
ことを特徴とする中央処理装置。 ９、データ処理のための中央処理装置において、現在実
行中の例外処理の優先レベルを外部に伝えるための出力
端子を備えたことを特徴とする中央処理装置。 １０、データ処理のための中央処理装置において、割込
み要求を受けた場合に、例外処理の実行に必要なシステ
ムバスを獲得するための機能を備えたことを特徴とする
中央処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266143A JPH03129478A (ja) | 1989-10-16 | 1989-10-16 | 図形処理装置並びに、それを用いたデータ処理装置と、図形描画方法及び中央処理装置 |
| US07/596,366 US5369744A (en) | 1989-10-16 | 1990-10-12 | Address-translatable graphic processor, data processor and drawing method with employment of the same |
| KR1019900016443A KR100226088B1 (ko) | 1989-10-16 | 1990-10-16 | 어드레스 변환 가능한 도형 처리장치 및 그것을 사용한 데이터 처리장치 및 도형 묘화 방법 |
| US08/301,016 US5507026A (en) | 1989-10-16 | 1994-09-06 | Address-translatable graphic processor, data processor and drawing method with employment of the same |
| US08/472,741 US5664161A (en) | 1989-10-16 | 1995-06-07 | Address-translatable graphic processor, data processor and drawing method with employment of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266143A JPH03129478A (ja) | 1989-10-16 | 1989-10-16 | 図形処理装置並びに、それを用いたデータ処理装置と、図形描画方法及び中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129478A true JPH03129478A (ja) | 1991-06-03 |
Family
ID=17426908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266143A Pending JPH03129478A (ja) | 1989-10-16 | 1989-10-16 | 図形処理装置並びに、それを用いたデータ処理装置と、図形描画方法及び中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020081508A (ja) * | 2018-11-28 | 2020-06-04 | 株式会社藤商事 | 遊技機 |
| JP2022060443A (ja) * | 2019-01-16 | 2022-04-14 | 株式会社藤商事 | 遊技機 |
-
1989
- 1989-10-16 JP JP1266143A patent/JPH03129478A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020081508A (ja) * | 2018-11-28 | 2020-06-04 | 株式会社藤商事 | 遊技機 |
| JP2022060443A (ja) * | 2019-01-16 | 2022-04-14 | 株式会社藤商事 | 遊技機 |
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