JPH0312984A - 光電子集積回路とその製造方法 - Google Patents
光電子集積回路とその製造方法Info
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- JPH0312984A JPH0312984A JP14994389A JP14994389A JPH0312984A JP H0312984 A JPH0312984 A JP H0312984A JP 14994389 A JP14994389 A JP 14994389A JP 14994389 A JP14994389 A JP 14994389A JP H0312984 A JPH0312984 A JP H0312984A
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- H01—ELECTRIC ELEMENTS
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
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- H—ELECTRICITY
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
- H01S5/042—Electrical excitation ; Circuits therefor
- H01S5/0421—Electrical excitation ; Circuits therefor characterised by the semiconducting contacting layers
- H01S5/0422—Electrical excitation ; Circuits therefor characterised by the semiconducting contacting layers with n- and p-contacts on the same side of the active layer
-
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- H01S5/2059—Methods of obtaining the confinement by means of particular conductivity zones, e.g. obtained by particle bombardment or diffusion
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光電子集積回路及びその製造方法に関し、特
に、小型にして高速の光信号を発生させる光電子集積回
路とその製作方法に関するものである。
に、小型にして高速の光信号を発生させる光電子集積回
路とその製作方法に関するものである。
半導体レーザとその駆動回路を同一半導体基板」二に集
積化した光電子集積回路は、寄生容量をへらし高速動作
を可能にする、使用部品数がへるので装置の信頼性が高
まる、実装が容易となるので値段が安くなる等の優れた
特徴があるため、従来から広く研究されてきている。
積化した光電子集積回路は、寄生容量をへらし高速動作
を可能にする、使用部品数がへるので装置の信頼性が高
まる、実装が容易となるので値段が安くなる等の優れた
特徴があるため、従来から広く研究されてきている。
今までに報告されている光電子集積回路は、例えば、Ｏ
，ＷＡＤＡにより、ＩＥＥＥ ＪＯＵＲＮＡＩ、ＯＦ
ＱＵＡＮＴＵＭ ＥＬＥＣＴＲＯＮＩＣ３のＱＥ−２２
巻６号８０５頁（１９８６年）に開示されている。
，ＷＡＤＡにより、ＩＥＥＥ ＪＯＵＲＮＡＩ、ＯＦ
ＱＵＡＮＴＵＭ ＥＬＥＣＴＲＯＮＩＣ３のＱＥ−２２
巻６号８０５頁（１９８６年）に開示されている。
また、横方向電流注入の半導体レーザと電界効果トラン
ジスタを同一の半絶縁性基板上に集積化するという考え
方はあった。例えば、Ｊａｕｒｎａｌ ｏｆＡｐｐｌｊ
ｅｄ Ｐｈｙｓｊｃｓの６」巻１０号４９３３頁（１９
８７年）にＪ、０ｈｔａらは、ＧａＡｓ系のＴＪＳレー
ザと電界効果トランジスタを集積化するという考え方と
、別々に作った素子特性について開示している。
ジスタを同一の半絶縁性基板上に集積化するという考え
方はあった。例えば、Ｊａｕｒｎａｌ ｏｆＡｐｐｌｊ
ｅｄ Ｐｈｙｓｊｃｓの６」巻１０号４９３３頁（１９
８７年）にＪ、０ｈｔａらは、ＧａＡｓ系のＴＪＳレー
ザと電界効果トランジスタを集積化するという考え方と
、別々に作った素子特性について開示している。
しかしながら、前記従来の技術では、いくつかの問題点
があるため、集積化の利点を示すような結果を得ていな
いのが実情である。
があるため、集積化の利点を示すような結果を得ていな
いのが実情である。
前者の場合の問題点の大きなものは、■電子デバイスと
光デバイスの必要とする膜厚が異なるために、プレーナ
構造が作りにくいこと、■膜厚ばかりでなく、その層構
造が電子デバイスと光デバイスでは異なるため、高品質
を要求される活性層も、再成長させる必要があり、良質
のものを得るのが困難であることの２点である。
光デバイスの必要とする膜厚が異なるために、プレーナ
構造が作りにくいこと、■膜厚ばかりでなく、その層構
造が電子デバイスと光デバイスでは異なるため、高品質
を要求される活性層も、再成長させる必要があり、良質
のものを得るのが困難であることの２点である。
また、後者の場合でも、ＴＪＳレーザは、半絶縁性基板
に溝を堀り、その部分に選択成長させることになるので
、プレーナ構造は難しく、素子製作が困難なため、集積
化には成功していない。
に溝を堀り、その部分に選択成長させることになるので
、プレーナ構造は難しく、素子製作が困難なため、集積
化には成功していない。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、光デバイスと電子デバイスの活性領域
を連続した結晶成長によって形成し、はぼプレーナ構造
に近い光電子集積回路とその製造方法を提供することに
ある。
を連続した結晶成長によって形成し、はぼプレーナ構造
に近い光電子集積回路とその製造方法を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
前記目的を達成するために、本発明は、半絶縁性基板の
上に、半導体レーザ用の高抵抗クラッド層、ノンドープ
活性層、高抵抗クラッド層が順次形成され、さらにその
上に電界効果１−ランジスタ用のチャンネル層を有し、
半導体レーザの電流注入は、活性層まで堀られた近接し
た２つの溝にそれぞれ埋め込み成長させられたｎ型電極
層、ｎ型電極層を通して横方向になされることを最も主
要な特徴とする。
上に、半導体レーザ用の高抵抗クラッド層、ノンドープ
活性層、高抵抗クラッド層が順次形成され、さらにその
上に電界効果１−ランジスタ用のチャンネル層を有し、
半導体レーザの電流注入は、活性層まで堀られた近接し
た２つの溝にそれぞれ埋め込み成長させられたｎ型電極
層、ｎ型電極層を通して横方向になされることを最も主
要な特徴とする。
また、前記光電子集積回路の製造方法において、半絶縁
性半導体基板上に、半導体レーザ用の高抵抗クラッド層
、活性層、高抵抗クラッド層、電界効果トランジスタ用
のチャンネル層が順次形成される光デバイス用結晶及び
電子デバイス用結晶を層構造に成長した後、光デバイス
の電流注入用に、その活性層より下まで溝を掘り、ｎ型
電極用層、ｎ型電極用層を埋め込み成長により形成する
ことを特徴とする。
性半導体基板上に、半導体レーザ用の高抵抗クラッド層
、活性層、高抵抗クラッド層、電界効果トランジスタ用
のチャンネル層が順次形成される光デバイス用結晶及び
電子デバイス用結晶を層構造に成長した後、光デバイス
の電流注入用に、その活性層より下まで溝を掘り、ｎ型
電極用層、ｎ型電極用層を埋め込み成長により形成する
ことを特徴とする。
前述の手段によれば、光電子集積回路の光デバイスと電
子デバイスをほぼプレーナ構造とすることができるので
、信頼性の高い光電子集積回路を再現性良く作ることが
できる。
子デバイスをほぼプレーナ構造とすることができるので
、信頼性の高い光電子集積回路を再現性良く作ることが
できる。
また、半絶縁性基板」二に形成しているので、寄生容量
が小さく、高速動作が可能である。
が小さく、高速動作が可能である。
また、高品質を要求される活性層を再成長させる必要が
ないので、光デバイス・電子デバイス両方の活性層を良
質にすることができる。
ないので、光デバイス・電子デバイス両方の活性層を良
質にすることができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
を有するものは同一符号を付け、その繰り返しの説明は
省略する。
第１図は、本発明の実施例■の光電子集積回路の概略構
成を説明するための図である。
成を説明するための図である。
第１図において、１はＦｅドープＩｎＰ半絶縁性基板、
２，６は高抵抗ＩｎＰクラッド層、３，５は波長１．３
μｍに対するＧａＩｎＡｓＰ電流ガイド層、４は波長１
．５５μｍに対応するＧａＩｎＡｓＰ活性層、７はノン
ドープＧａＩｎＡｓチャネル層、８はＡ］、ＩｎＡｓ−
５ｊド一プ電荷供給層、９はｎ型ＩｎＰ電極層、１０は
ｐ型ＩｎＰ電極層、１１はｐ型ＧａＩｎＡｓＰキャップ
層、１２はｎ型電極、１３はｐ型電極、１４は電界効果
トランジスタ用ドレイン電極、１５は同じくゲート電極
、１６は同じくソース電極である。
２，６は高抵抗ＩｎＰクラッド層、３，５は波長１．３
μｍに対するＧａＩｎＡｓＰ電流ガイド層、４は波長１
．５５μｍに対応するＧａＩｎＡｓＰ活性層、７はノン
ドープＧａＩｎＡｓチャネル層、８はＡ］、ＩｎＡｓ−
５ｊド一プ電荷供給層、９はｎ型ＩｎＰ電極層、１０は
ｐ型ＩｎＰ電極層、１１はｐ型ＧａＩｎＡｓＰキャップ
層、１２はｎ型電極、１３はｐ型電極、１４は電界効果
トランジスタ用ドレイン電極、１５は同じくゲート電極
、１６は同じくソース電極である。
このような構造にすることにより、光デバイスと電子デ
バイスの部分の層厚の違いはほとんどなく、今までに報
告されている光電子集積回路に比べて段差が非常に小さ
い。従ってゲート電極を細く形成することか容易であり
、また、このＩ−ランシスタの下には電荷を持つ層がな
いので、１０ギカビッ１−で動作する電界効果１−ラン
ジスタを作ることができる。
バイスの部分の層厚の違いはほとんどなく、今までに報
告されている光電子集積回路に比べて段差が非常に小さ
い。従ってゲート電極を細く形成することか容易であり
、また、このＩ−ランシスタの下には電荷を持つ層がな
いので、１０ギカビッ１−で動作する電界効果１−ラン
ジスタを作ることができる。
また、この半導体レーザは、半絶縁性基板の上に形成さ
れた一対の電極１２．１３の間に電流を横方向に流すこ
とによって発振し、寄生容量が非常に小さいので２０キ
ガビット以上の動作が可能となる。
れた一対の電極１２．１３の間に電流を横方向に流すこ
とによって発振し、寄生容量が非常に小さいので２０キ
ガビット以上の動作が可能となる。
なお、ｐ型ＧａＩｎＡｓＰキャップ層１１は、低抵抗Ｐ
側電極を得るためてあり、ＧａＩｎ、ＡｓＰ電流ガイド
層３．５は、既に本発明者が特願昭６３−２５９０３７
号で明細書中に記載している通り、電流の通り道を広げ
て、このレーザダイオードの抵抗を下げるためである。
側電極を得るためてあり、ＧａＩｎ、ＡｓＰ電流ガイド
層３．５は、既に本発明者が特願昭６３−２５９０３７
号で明細書中に記載している通り、電流の通り道を広げ
て、このレーザダイオードの抵抗を下げるためである。
高抵抗ＩｎＰクラッド層２，６は、レーザ光を縦方向に
閉じ込めると共に、電流がＧａＩｎＡｓＰ電流カイト層
３，５及びＧａＩｎＡｓＰ活性層４のみを流れるように
、高純度のＩｎＰ層又はＦｅドープＩｎＰ層とする必要
がある。
閉じ込めると共に、電流がＧａＩｎＡｓＰ電流カイト層
３，５及びＧａＩｎＡｓＰ活性層４のみを流れるように
、高純度のＩｎＰ層又はＦｅドープＩｎＰ層とする必要
がある。
第１図の例ではＦｅドープＩｎＰ半絶縁性基板１がその
役割も果たすので高抵抗ＩｎＰクラッド層２はなくても
よい。
役割も果たすので高抵抗ＩｎＰクラッド層２はなくても
よい。
本実施例Ｉの光電子集積回路は、以」−説明したように
段差が少ないので、１０キ力ビツト以上で安定に動作す
ることができる。
段差が少ないので、１０キ力ビツト以上で安定に動作す
ることができる。
次に、本実施例Ｉの光電子集積回路の製造方法について
第２Ａ図〜第２Ｅ図（各工程における断面図）に沿って
説明する。なお、第２Ａ図〜第２Ｅ図において、図面を
見やすくするために、断面を表わす斜線は省略する。
第２Ａ図〜第２Ｅ図（各工程における断面図）に沿って
説明する。なお、第２Ａ図〜第２Ｅ図において、図面を
見やすくするために、断面を表わす斜線は省略する。
まず、第２Ａ図に示すように、Ｆ ｅドープＩｎＰ半絶
縁性基板１の上に、ＭＯＶＰＥ法により、高抵抗ＩｎＰ
クラッド層２、ＧａＩｎＡｓＰ電流ガイ１〜層３、Ｇａ
ＩｎＡｓＰ活性層４、ＧａＩｎＡｓＰ電流ガイド層電流
ガイ抗層５Ｐクラッド層６、ノン１〜−ブＧａＩｎＡｓ
チャネル層７、ＡｌＩｎＡｓ−３ｉド一プ電荷供給層８
を連続してエピタキシャル成長させる。この過程で、Ａ
ｌＩｎＡｓ−３ｉ ｌクープ電荷供給層８をＭＯＶＰＥ
ｍで７ 成長させるのは、最適条件の範囲が狭いために、多少困
難なので、高抵抗ＩｎＰクラッド層２、ＧａＩｎＡｓＰ
電流ガイ１（層３、ＧａＩｎＡｓＰ活性層４、ＧａＩｎ
ＡｓＰ電流ガイド層電流ガイ抗層５Ｐクラッド層６をＭ
ＯＶＰＥ法で成長した後、ノンドープＧａＩｎＡｓチャ
ネルＮ７、Ａｌ１ｎＡｓ−５ｉ トープ電荷供給層８を
ＭＢＥ法により成長させることも、もちろん可能である
。
縁性基板１の上に、ＭＯＶＰＥ法により、高抵抗ＩｎＰ
クラッド層２、ＧａＩｎＡｓＰ電流ガイ１〜層３、Ｇａ
ＩｎＡｓＰ活性層４、ＧａＩｎＡｓＰ電流ガイド層電流
ガイ抗層５Ｐクラッド層６、ノン１〜−ブＧａＩｎＡｓ
チャネル層７、ＡｌＩｎＡｓ−３ｉド一プ電荷供給層８
を連続してエピタキシャル成長させる。この過程で、Ａ
ｌＩｎＡｓ−３ｉ ｌクープ電荷供給層８をＭＯＶＰＥ
ｍで７ 成長させるのは、最適条件の範囲が狭いために、多少困
難なので、高抵抗ＩｎＰクラッド層２、ＧａＩｎＡｓＰ
電流ガイ１（層３、ＧａＩｎＡｓＰ活性層４、ＧａＩｎ
ＡｓＰ電流ガイド層電流ガイ抗層５Ｐクラッド層６をＭ
ＯＶＰＥ法で成長した後、ノンドープＧａＩｎＡｓチャ
ネルＮ７、Ａｌ１ｎＡｓ−５ｉ トープ電荷供給層８を
ＭＢＥ法により成長させることも、もちろん可能である
。
その後、Ａ］、ＩｎＡｓとＧａＩｎＡｓをエツチングし
、ＩｎＰをエツチングしない選択エツチング液により、
ヘテロ接合電界効果トランジスタ部以外のノンドープＧ
ａＩｎＡｓチャネル層７及びＡｌＩｎＡｓ−３ｉド一プ
電荷供給層８をエツチング（第２Ｂ図）した後、５ｉｎ
２膜２１を付け、通常の方法により、ｎ型ＩｎＰ電極層
９を成長させる部分に窓をあけ、リアクティブ・イオン
・エツチングにより高抵抗ＩｎＰクラッド層２中まで溝
を堀る。そして、選択成長の容易な成長法により、この
溝の部分だけにｎ型１ｎＰ電極層９を成長する（第２Ｃ
図）。これには、塩素（ｃｎ）を含んだ原料を用いた結
晶成長法が適しており、ここでは、この選択成長法にＩ
ｎ （Ｃ２ｔｌ、 ）ｚＣＱとＰＨ３を用いてＭ○Ｖ
ＰＥ成長を行った。これにより５ｊ−０□マスクには多
結晶がつくことなく溝部の平坦な埋め込み成長ができた
。ｓ」ｏ２膜２１をはく離した後、同じ工程により、今
度は、ｐ型ＩｎＰ電極層１０、ｐ型ＧａＩｎＡｓＰキャ
ップＩｌｌを成長させる（第２Ｄ図）。
、ＩｎＰをエツチングしない選択エツチング液により、
ヘテロ接合電界効果トランジスタ部以外のノンドープＧ
ａＩｎＡｓチャネル層７及びＡｌＩｎＡｓ−３ｉド一プ
電荷供給層８をエツチング（第２Ｂ図）した後、５ｉｎ
２膜２１を付け、通常の方法により、ｎ型ＩｎＰ電極層
９を成長させる部分に窓をあけ、リアクティブ・イオン
・エツチングにより高抵抗ＩｎＰクラッド層２中まで溝
を堀る。そして、選択成長の容易な成長法により、この
溝の部分だけにｎ型１ｎＰ電極層９を成長する（第２Ｃ
図）。これには、塩素（ｃｎ）を含んだ原料を用いた結
晶成長法が適しており、ここでは、この選択成長法にＩ
ｎ （Ｃ２ｔｌ、 ）ｚＣＱとＰＨ３を用いてＭ○Ｖ
ＰＥ成長を行った。これにより５ｊ−０□マスクには多
結晶がつくことなく溝部の平坦な埋め込み成長ができた
。ｓ」ｏ２膜２１をはく離した後、同じ工程により、今
度は、ｐ型ＩｎＰ電極層１０、ｐ型ＧａＩｎＡｓＰキャ
ップＩｌｌを成長させる（第２Ｄ図）。
この過程で大切なのは、ｎ型ＩｎＰ電極Ｍ９とｐ型Ｉｎ
Ｐ電極層１０の距離ｄであり、１．５μｍ以下とするこ
とが必要である。これは、ホトリソグラフィーの露光に
ステッパーを使用すれは充分可能である。また、ｎ型Ｉ
ｎＰ電極層９とｐ型ＩｎＰ電極層１０夫々のかわりに、
より屈折率の大きいＧａＩｎＡｓＰ層を用いると、この
距離ｄを２μｍ以上とすることができ、製作上のマージ
ンが増える。
Ｐ電極層１０の距離ｄであり、１．５μｍ以下とするこ
とが必要である。これは、ホトリソグラフィーの露光に
ステッパーを使用すれは充分可能である。また、ｎ型Ｉ
ｎＰ電極層９とｐ型ＩｎＰ電極層１０夫々のかわりに、
より屈折率の大きいＧａＩｎＡｓＰ層を用いると、この
距離ｄを２μｍ以上とすることができ、製作上のマージ
ンが増える。
以上のように、本発明の手段によれば、最低３回のエピ
タキシャル成長により、光電子集積回路用の結晶を作る
ことができる。
タキシャル成長により、光電子集積回路用の結晶を作る
ことができる。
その後、第２Ｅ図に示すように、通常の手段により電極
１２，１３，１４，１５．１６を形成することにより、
この集積回路は完成する。
１２，１３，１４，１５．１６を形成することにより、
この集積回路は完成する。
ここで示した、光電子集積回路の光デバイスは、ファブ
リ・ペロー形のレーザであるが、第１回目の成長でＧａ
ＩｎＡｓＰ電流ガイド層５を成長した後、成長を中断し
て外に取り出し、ＧａＩｎＡｓＰ電流ガイドＭＳの上に
回折格子を形成してから、高抵抗工ｎＰクラッ１く層６
．ノンドープＧａＩｎＡｓチャネル層７、ＡＩＴｎＡｓ
−８ｊドープ電荷供給層８を成長することにより、分布
帰還形レーザと電界効果トランジスタを集積化すること
ができる。また、ここで示した電子デバイスは、ノンド
ープＧａＩｎＡｓチャネル層７とＡ１．ＩｎＡｓ−８］
トープ電荷供給層８からなる２次元電子ガスへテロ接合
電界効果トランジスタについて説明したが、他の材料や
構成法の電界効果トランジスタでもかまわない。
リ・ペロー形のレーザであるが、第１回目の成長でＧａ
ＩｎＡｓＰ電流ガイド層５を成長した後、成長を中断し
て外に取り出し、ＧａＩｎＡｓＰ電流ガイドＭＳの上に
回折格子を形成してから、高抵抗工ｎＰクラッ１く層６
．ノンドープＧａＩｎＡｓチャネル層７、ＡＩＴｎＡｓ
−８ｊドープ電荷供給層８を成長することにより、分布
帰還形レーザと電界効果トランジスタを集積化すること
ができる。また、ここで示した電子デバイスは、ノンド
ープＧａＩｎＡｓチャネル層７とＡ１．ＩｎＡｓ−８］
トープ電荷供給層８からなる２次元電子ガスへテロ接合
電界効果トランジスタについて説明したが、他の材料や
構成法の電界効果トランジスタでもかまわない。
本発明の実施例■の光電子集積回路は、前記第１図に示
す実施例Ｉと同じ構成であり、ＦｅドープＩｎＰ＃！：
絶縁性基板１を半絶縁性ＧａＡｓ基板に、高抵抗ＩｎＰ
クランド層２，６を高抵抗ＡｌＧａＡｓクラッド層に、
ＧａＩｎＡｓＰ電流ガイＦ ＪＷ ３ 、５を高抵抗Ａ
ｌＧａＡｓクラッドＮ２，６よりＡ１組成の小さいＡｌ
、ＧａＡｓ電流ガイド層に、ＧａＩｎＡｓＰ活性層４を
ＧａＡｓ活性層に、ノンドープＧａＩｎＡｓチャネル層
７をノンドープＧａＡｓチャネル層に、ＡｌＩｎＡｓ−
３ｊド一プ電荷供給層８をＡｌＧａＡｓ−３ｉ トープ
電荷供給層に、ｎ型ＩｎＰ電極層９をｎ型Ａｌ、ＧａＡ
ｓ層に、ｐ型ＩｎＰ電極層１０をｐ型ＡｌＧａＡｓ層に
、ｐ型ＧａＩｎＡｓＰキャップ層１１をｐ型ＧａＡｓキ
ャップ層にそれぞれすることにより、波長０．８８μｍ
の半導体レーザとＧａＡｓ系２次元電子ガスへテロ接合
電界効果トランジスタを搭載したものである。
す実施例Ｉと同じ構成であり、ＦｅドープＩｎＰ＃！：
絶縁性基板１を半絶縁性ＧａＡｓ基板に、高抵抗ＩｎＰ
クランド層２，６を高抵抗ＡｌＧａＡｓクラッド層に、
ＧａＩｎＡｓＰ電流ガイＦ ＪＷ ３ 、５を高抵抗Ａ
ｌＧａＡｓクラッドＮ２，６よりＡ１組成の小さいＡｌ
、ＧａＡｓ電流ガイド層に、ＧａＩｎＡｓＰ活性層４を
ＧａＡｓ活性層に、ノンドープＧａＩｎＡｓチャネル層
７をノンドープＧａＡｓチャネル層に、ＡｌＩｎＡｓ−
３ｊド一プ電荷供給層８をＡｌＧａＡｓ−３ｉ トープ
電荷供給層に、ｎ型ＩｎＰ電極層９をｎ型Ａｌ、ＧａＡ
ｓ層に、ｐ型ＩｎＰ電極層１０をｐ型ＡｌＧａＡｓ層に
、ｐ型ＧａＩｎＡｓＰキャップ層１１をｐ型ＧａＡｓキ
ャップ層にそれぞれすることにより、波長０．８８μｍ
の半導体レーザとＧａＡｓ系２次元電子ガスへテロ接合
電界効果トランジスタを搭載したものである。
本発明の実施例Ｈの光電子集積回路は、前記実施例■の
内、ＧａＡｓ活性層４を、第３図に示すように、薄い（
７０人） Ｉｎ。、３．Ｇａｏ、ｃｑＡｓ層３１をＧ
ａＡｓ層３２．３３ （厚さ５００人）ではさんだ構造
とすることにより、波長１．０５μｎｌの半導体レーザ
とＧａＡｓ系２次元電子ガスへテロ接合電界効果１〜ラ
ンジスタを搭載したものである。
内、ＧａＡｓ活性層４を、第３図に示すように、薄い（
７０人） Ｉｎ。、３．Ｇａｏ、ｃｑＡｓ層３１をＧ
ａＡｓ層３２．３３ （厚さ５００人）ではさんだ構造
とすることにより、波長１．０５μｎｌの半導体レーザ
とＧａＡｓ系２次元電子ガスへテロ接合電界効果１〜ラ
ンジスタを搭載したものである。
１１
以」二、本発明を実施例にもとづき具体的に説明したが
、本発明は、前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。
、本発明は、前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とは言うまでもない。
以上、説明したように、本発明によれば、光電子集積回
路の光デバイスと電子デバイスの活性領域を連続した結
晶成長によって形成し、はぼプレーナ構造とすることが
できるので、信頼性の高い光電子集積回路を再現性良く
作ることができる。
路の光デバイスと電子デバイスの活性領域を連続した結
晶成長によって形成し、はぼプレーナ構造とすることが
できるので、信頼性の高い光電子集積回路を再現性良く
作ることができる。
また、光電子集積回路の光デバイスと電子デバイスが同
一半絶縁性基板」二に形成されるので、寄生容量が小さ
く、高速動作が可能である。
一半絶縁性基板」二に形成されるので、寄生容量が小さ
く、高速動作が可能である。
また、高品質を要求される活性層を再成長させる必要が
ないので、光デバイス・電子デバイス両方の活性層を良
質にすることができる。
ないので、光デバイス・電子デバイス両方の活性層を良
質にすることができる。
第１図は、本発明の光電子集積回路の実施例■の概略構
成を説明するための図、 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図及び２ 第２Ｅ図は、第１図に示す光電子集積回路の製造方法を
説明するための各工程における断面図、第３図は、本発
明の光電子集積＠路の実施例ＤＪの光デバイスの活性層
の構成を示す図である。 図中、１・ ＦｅドープＩｎＰ半絶縁性基板、２゜６
・高抵抗ＩｎＰクラッド層、３ 、５−ＧａＩｎＡｓＰ
電流ガイド層、４・・・ＧａＩｎＡｓＰ活性層、７ ・
ノンドブＧａＩｎＡｓチャネル層、８−ＡＩＴｎＡｓ−
５ｉド一プ電荷供給層、９ ｎ型ＩｎＰ電極層、１０・
・ｐ型丁ｎＰ電極層、１１−ｐ型ＧａＩｎＡｓＰキャッ
プ層、１２−ｎ型電極、１３ ｐ型電極、１４・・電
界効果トランジスタ用トレイン電極、１５・ゲート電極
、１６・ソース電極、２１．２２−５ｉｎ２膜、３１・
７０ Ａ厚Ｉ ｎｏ、３ｓＧａｏ、６Ｊｓ層、３２．３
３−５００八属ＧａＡｓ層。
成を説明するための図、 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図及び２ 第２Ｅ図は、第１図に示す光電子集積回路の製造方法を
説明するための各工程における断面図、第３図は、本発
明の光電子集積＠路の実施例ＤＪの光デバイスの活性層
の構成を示す図である。 図中、１・ ＦｅドープＩｎＰ半絶縁性基板、２゜６
・高抵抗ＩｎＰクラッド層、３ 、５−ＧａＩｎＡｓＰ
電流ガイド層、４・・・ＧａＩｎＡｓＰ活性層、７ ・
ノンドブＧａＩｎＡｓチャネル層、８−ＡＩＴｎＡｓ−
５ｉド一プ電荷供給層、９ ｎ型ＩｎＰ電極層、１０・
・ｐ型丁ｎＰ電極層、１１−ｐ型ＧａＩｎＡｓＰキャッ
プ層、１２−ｎ型電極、１３ ｐ型電極、１４・・電
界効果トランジスタ用トレイン電極、１５・ゲート電極
、１６・ソース電極、２１．２２−５ｉｎ２膜、３１・
７０ Ａ厚Ｉ ｎｏ、３ｓＧａｏ、６Ｊｓ層、３２．３
３−５００八属ＧａＡｓ層。
Claims (2)
- （１）半絶縁性半導体基板上に、半導体レーザ用の高抵
抗クラッド層、活性層、高抵抗クラッド層が順次形成さ
れ、さらにその上に電界効果トランジスタ用のチャンネ
ル層を有し、半導体レーザの電流注入は、前記活性層ま
で堀られた近接した２つの溝にそれぞれ埋め込み成長さ
せられたｐ型電極層とｎ型電極層を通して横方向になさ
れることを特徴とする光電子集積回路。 - （２）半絶縁性半導体基板上に、半導体レーザ用の高抵
抗クラッド層、活性層、高抵抗クラッド層、電界効果ト
ランジスタ用のチャンネル層が順次形成される光デバイ
ス用結晶及び電子デバイス用結晶を層構造に成長した後
、光デバイスの電流注入用に、その活性層より下まで溝
を堀り、ｎ型電極用層、ｐ型電極用層を埋め込み成長に
より形成することを特徴とする請求項第１項に記載の光
電子集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14994389A JPH0312984A (ja) | 1989-06-12 | 1989-06-12 | 光電子集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14994389A JPH0312984A (ja) | 1989-06-12 | 1989-06-12 | 光電子集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312984A true JPH0312984A (ja) | 1991-01-21 |
Family
ID=15485966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14994389A Pending JPH0312984A (ja) | 1989-06-12 | 1989-06-12 | 光電子集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403986B1 (en) | 1994-09-28 | 2002-06-11 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| JP2002307878A (ja) * | 2001-04-11 | 2002-10-23 | Toppan Printing Co Ltd | 偽造防止画像形成体およびその製造方法 |
-
1989
- 1989-06-12 JP JP14994389A patent/JPH0312984A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6403986B1 (en) | 1994-09-28 | 2002-06-11 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| US6790697B2 (en) | 1994-09-28 | 2004-09-14 | Nippon Telegraph And Telephone Corporation | Optical semiconductor device and method of fabricating the same |
| JP2002307878A (ja) * | 2001-04-11 | 2002-10-23 | Toppan Printing Co Ltd | 偽造防止画像形成体およびその製造方法 |
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