JPH0313121A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0313121A JPH0313121A JP1148934A JP14893489A JPH0313121A JP H0313121 A JPH0313121 A JP H0313121A JP 1148934 A JP1148934 A JP 1148934A JP 14893489 A JP14893489 A JP 14893489A JP H0313121 A JPH0313121 A JP H0313121A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、特にソース結
合型論理回路（ＳＣＦＬ）またはエミッタ結合型論理回
路（ＥＣＬ）からなる半導体集積回路装置に関するもの
である。
合型論理回路（ＳＣＦＬ）またはエミッタ結合型論理回
路（ＥＣＬ）からなる半導体集積回路装置に関するもの
である。
第２図は従来のソース結合型論理回路（，５ＣＦＬ）に
より構成されたゲート回路の回路図である。
より構成されたゲート回路の回路図である。
第２図において、トランジスタＱｌ、Ｑ２のソースはト
ランジスタＱ３のドレインに共通接続されている。また
、トランジスタＱ１．Ｑ２のドレインはそれぞれ抵抗Ｒ
！１．． Ｒ，、を介してレベルシフト用ダイオード
Ｄ１のカソードに共通接続され、そのダイオードＤ１の
アノードは接地端子■。に接続されている。一方、トラ
ンジスタＱ３のソースは抵抗Ｒ１を介して負電源端子Ｖ
ｃｃに接続されている。このトランジスタＱ３と抵抗Ｒ
５とが定電流回路を構成している。
ランジスタＱ３のドレインに共通接続されている。また
、トランジスタＱ１．Ｑ２のドレインはそれぞれ抵抗Ｒ
！１．． Ｒ，、を介してレベルシフト用ダイオード
Ｄ１のカソードに共通接続され、そのダイオードＤ１の
アノードは接地端子■。に接続されている。一方、トラ
ンジスタＱ３のソースは抵抗Ｒ１を介して負電源端子Ｖ
ｃｃに接続されている。このトランジスタＱ３と抵抗Ｒ
５とが定電流回路を構成している。
トランジスタＱ１のゲートは信号を入力する入力端子Ｃ
ＩＮに接続され、トランジスタＱ２のゲートは基準電位
を与える基準電圧端子Ｖ０Ｆに接続されている。また、
トランジスタＱ３のゲートは定電流回路用基準電圧端子
ｖｃ３に接続されている。トランジスタＱｌ、Ｑ２．Ｑ
３及び抵抗ＲＤ ｌ ＊Ｒ０，Ｒ５が差動ロジック部を
構成している。
ＩＮに接続され、トランジスタＱ２のゲートは基準電位
を与える基準電圧端子Ｖ０Ｆに接続されている。また、
トランジスタＱ３のゲートは定電流回路用基準電圧端子
ｖｃ３に接続されている。トランジスタＱｌ、Ｑ２．Ｑ
３及び抵抗ＲＤ ｌ ＊Ｒ０，Ｒ５が差動ロジック部を
構成している。
トランジスタＱｌのドレイン電位Ｎ１はソースフォロワ
トランジスタＱ４によって取り出される。
トランジスタＱ４によって取り出される。
即ち、トランジスタＱ４のゲートがトランジスタＱ１の
ドレインにノードＮ１において接続され、トランジスタ
Ｑ４・のドレインが接地端子■。に接続されている。そ
して、トランジスタＱ４のソースはレベルシフト用ダイ
オードＤ２を介してトランジスタＱ５のドレインに接続
されており、トランジスタＱ５のソースは抵抗Ｒｓｒを
介して負電源端子ＶＳＳに接続されている。このトラン
ジスタＱ５と抵抗Ｒ□とが定電流回路を構成している。
ドレインにノードＮ１において接続され、トランジスタ
Ｑ４・のドレインが接地端子■。に接続されている。そ
して、トランジスタＱ４のソースはレベルシフト用ダイ
オードＤ２を介してトランジスタＱ５のドレインに接続
されており、トランジスタＱ５のソースは抵抗Ｒｓｒを
介して負電源端子ＶＳＳに接続されている。このトラン
ジスタＱ５と抵抗Ｒ□とが定電流回路を構成している。
また、ダイオードＤ２とトランジスタＱ５のドレインと
の接続点が出力端子Ｃに接続されている。
の接続点が出力端子Ｃに接続されている。
次に、第２図の回路の動作について説明する。
入力端子ＣＩＮに加えられる信号の電位が基準電圧端子
ｖ １１！Ｆの電位よりも高い場合にはトランジスタＱ
１はオンし、トランジスタＱ２はオフする。従って、電
流は抵抗Ｒ１）ｌに流れ、ノードＮ１の電位は抵抗Ｒ１
ＩＩにおける電圧降下分だけ低下する。この電位の低下
がトランジスタＱ４により取り出され、出力端子Ｃは低
論理レベルとなる。
ｖ １１！Ｆの電位よりも高い場合にはトランジスタＱ
１はオンし、トランジスタＱ２はオフする。従って、電
流は抵抗Ｒ１）ｌに流れ、ノードＮ１の電位は抵抗Ｒ１
ＩＩにおける電圧降下分だけ低下する。この電位の低下
がトランジスタＱ４により取り出され、出力端子Ｃは低
論理レベルとなる。
一方、入力端子ＣＩＮに加えられる電位が基準電圧端子
Ｖ□、の電位よりも低い場合には、トランジスタＱ１は
オフし、トランジスタＱ２はオンする。従って電流は抵
抗ＲＤｆｆｉに流れ、抵抗Ｒ口、にはほとんど流れない
ため、ノードＮ１の電位は上昇する。ノードＮ１の電位
の上昇がトランジスタＱ４により取り出され、出力端子
Ｃは高論理レベルとなる。
Ｖ□、の電位よりも低い場合には、トランジスタＱ１は
オフし、トランジスタＱ２はオンする。従って電流は抵
抗ＲＤｆｆｉに流れ、抵抗Ｒ口、にはほとんど流れない
ため、ノードＮ１の電位は上昇する。ノードＮ１の電位
の上昇がトランジスタＱ４により取り出され、出力端子
Ｃは高論理レベルとなる。
第３図は第２図のゲート回路とＤラッチ回路とを組み合
わせた回路図である。
わせた回路図である。
第３図において、Ｄラッチ回路２０はデータ入力端子Ｒ
，クロック端子ＣＫ、 リセット端子Ｒ２出力端子Ｙ
、及び反転出力端子■を備えており、クロック端子ＣＫ
には第２図に示したゲート回路１０の出力を介してクロ
ック信号が加えられる。
，クロック端子ＣＫ、 リセット端子Ｒ２出力端子Ｙ
、及び反転出力端子■を備えており、クロック端子ＣＫ
には第２図に示したゲート回路１０の出力を介してクロ
ック信号が加えられる。
このＤラッチ回路２０の動作について説明する。
リセット端子Ｒに入力されるリセット信号Ｒは、以後の
説明の本質には関係ないので、ここでは低論理レベルと
しておく。
説明の本質には関係ないので、ここでは低論理レベルと
しておく。
まず、クロック端子ＣＫに入力されるクロック信号が低
論理レベルのときは、データ入力端子りに入力されてい
るデータＤが出力端子ｙに出力され、そのデータＤを反
転したデータＤが反転出力端子７に出力される。
論理レベルのときは、データ入力端子りに入力されてい
るデータＤが出力端子ｙに出力され、そのデータＤを反
転したデータＤが反転出力端子７に出力される。
そして、クロック端子ＣＫに入力されるクロック信号が
高論理レベルになると、このＤラッチ回路２０は保持状
態となり、出力端子Ｙに出力されているデータＤ及び反
転出力端子Ｙに出力されている反転データ百が保持され
る。この後、データ入力端子りに人力されるデータＤの
論理レベルが変化しても、出力状態は保持されたままで
変化しない。
高論理レベルになると、このＤラッチ回路２０は保持状
態となり、出力端子Ｙに出力されているデータＤ及び反
転出力端子Ｙに出力されている反転データ百が保持され
る。この後、データ入力端子りに人力されるデータＤの
論理レベルが変化しても、出力状態は保持されたままで
変化しない。
ところで、近年、素子の微細化が進むにつれて、パッケ
ージ等が発生するα線によるソフトエラーがＳｉのＬＳ
Ｉにおいて無視できない状況となっている。
ージ等が発生するα線によるソフトエラーがＳｉのＬＳ
Ｉにおいて無視できない状況となっている。
また、ＧａＡｓのＭＥＳＦＥＴにおいてもα線が照射さ
れたときの収集電荷量がＳｉと比較して１０倍と大きい
という報告（アイイーイーイーエレクトロン・デバイス
・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔｅｒｓ、 Ｖｏｌ、 ＨＤ−７＋ ｐ、３
９６＋ Ｊｕｎｅ １９８６））やＧａＡｓスタティッ
クＲＡＭのソフトエラー率が３１のスタティックＲＡＭ
に比較して１０４倍程炭火き（問題であるという報告（
アイニスニスシーシー ダイジェスト・オン・テクニカ
ル・ペーパーズ（（ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ ｔ
ｅｃｈｎｉｃａｌｐａｐｅｒＪ ｐ、１３８−１３９：
Ｆｅｂ、、 １９Ｂ？））に見られるように、ＧａＡ
ｓにおいてもＳｉ同様α線によるソフトエラーが重大な
問題となっている。
れたときの収集電荷量がＳｉと比較して１０倍と大きい
という報告（アイイーイーイーエレクトロン・デバイス
・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔｅｒｓ、 Ｖｏｌ、 ＨＤ−７＋ ｐ、３
９６＋ Ｊｕｎｅ １９８６））やＧａＡｓスタティッ
クＲＡＭのソフトエラー率が３１のスタティックＲＡＭ
に比較して１０４倍程炭火き（問題であるという報告（
アイニスニスシーシー ダイジェスト・オン・テクニカ
ル・ペーパーズ（（ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ ｔ
ｅｃｈｎｉｃａｌｐａｐｅｒＪ ｐ、１３８−１３９：
Ｆｅｂ、、 １９Ｂ？））に見られるように、ＧａＡ
ｓにおいてもＳｉ同様α線によるソフトエラーが重大な
問題となっている。
第２図の回路において、入力端子ＣＩＮに加えられる信
号が低論理レベルで、ノードＮ１の電位が高電位となっ
ている場合を考える。このとき、α線がトランジスタＱ
１に照射されると、電子・正孔対が発生する。そして、
ドレイン領域に電子が収集されると、ドレイン電位、即
ちノードＮ１の電位が瞬間的に低下する。この電位の低
下を補うべく、ドレインは抵抗ＲＩｌｌｌを介して接地
端子Ｖ■により充電されるので、最小でも数１００ｐｓ
（ピコセカンド）のスパイク状のパルスが発生する。こ
のスパイク状のパルス、即ちスパイクノイズが各種回路
の誤動作の原因となる。
号が低論理レベルで、ノードＮ１の電位が高電位となっ
ている場合を考える。このとき、α線がトランジスタＱ
１に照射されると、電子・正孔対が発生する。そして、
ドレイン領域に電子が収集されると、ドレイン電位、即
ちノードＮ１の電位が瞬間的に低下する。この電位の低
下を補うべく、ドレインは抵抗ＲＩｌｌｌを介して接地
端子Ｖ■により充電されるので、最小でも数１００ｐｓ
（ピコセカンド）のスパイク状のパルスが発生する。こ
のスパイク状のパルス、即ちスパイクノイズが各種回路
の誤動作の原因となる。
例えば、第３図に示した回路に２おいて、Ｄラッチ回路
２０のクロック端子ＣＫの入力が高論理レベルであり、
出力端子Ｙの出力が高論理レベルを保持している場合を
考える。
２０のクロック端子ＣＫの入力が高論理レベルであり、
出力端子Ｙの出力が高論理レベルを保持している場合を
考える。
その後、データ入力端子りに入力されるデータＤが低論
理レベルに変化しても、出力端子Ｙ及び反転出力端子Ｙ
の出力状態は変化しない。
理レベルに変化しても、出力端子Ｙ及び反転出力端子Ｙ
の出力状態は変化しない。
この状態で、ゲート回路１０に前記スパイク状のパルス
が発生すると、このパルスはＤラッチ回路２０のクロッ
ク端子ＣＫに伝わり、Ｄラッチ回路２０はデータ保持状
態からデータ書込状態となる。このとき既に入力データ
Ｄは低論理レベルとなっているので、このＤラッチ回路
２０には低論理レベルのデータが書込まれ、出力端子Ｙ
の出力は低論理レベル、反転出力端子Ｙの出力は高論理
レベルとなり、保持されているデータの内容が反転する
。
が発生すると、このパルスはＤラッチ回路２０のクロッ
ク端子ＣＫに伝わり、Ｄラッチ回路２０はデータ保持状
態からデータ書込状態となる。このとき既に入力データ
Ｄは低論理レベルとなっているので、このＤラッチ回路
２０には低論理レベルのデータが書込まれ、出力端子Ｙ
の出力は低論理レベル、反転出力端子Ｙの出力は高論理
レベルとなり、保持されているデータの内容が反転する
。
このようなα線により生じるスパイクノイズは、トラン
ジスタのドレインに付随する容量にほぼ反比例するため
、今後の素子の微細化とともにソフトエラーは不可避と
なる。
ジスタのドレインに付随する容量にほぼ反比例するため
、今後の素子の微細化とともにソフトエラーは不可避と
なる。
第３図のような回路におけるソフトエラーに対して、エ
ミッタ結合論理回路（ＥＣＬ）においては、Ｄラッチ回
路２０のトランジスタに容量を付加する（特開昭６０−
１４２６１９号公報）、あるいは電流を大きくする（特
開昭６０−１４３０１９号公報）という解決法が考案さ
れている。また、ＧａＡｓＲＡＭにおいては、クリティ
カルとなるドレイン・ノードに容量を付加してソフトエ
ラー率を５ｉＬＳＩ並みにするという方法（（アイニス
ニスシーシー ダイジェスト・オブ・テクニカル・ペー
パーズ（ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉ
ｃａｌ ｐａｐｅｒｓ、 ｐ、１３８−１３９： Ｆｅ
ｂ、、 １９８７）が提案されている。しかし、これら
の方法では遅延時間あるいは消費電力の増大を引き起こ
すという問題点があった。
ミッタ結合論理回路（ＥＣＬ）においては、Ｄラッチ回
路２０のトランジスタに容量を付加する（特開昭６０−
１４２６１９号公報）、あるいは電流を大きくする（特
開昭６０−１４３０１９号公報）という解決法が考案さ
れている。また、ＧａＡｓＲＡＭにおいては、クリティ
カルとなるドレイン・ノードに容量を付加してソフトエ
ラー率を５ｉＬＳＩ並みにするという方法（（アイニス
ニスシーシー ダイジェスト・オブ・テクニカル・ペー
パーズ（ＩＳＳＣＣＤｉｇｅｓｔ ｏｆ ｔｅｃｈｎｉ
ｃａｌ ｐａｐｅｒｓ、 ｐ、１３８−１３９： Ｆｅ
ｂ、、 １９８７）が提案されている。しかし、これら
の方法では遅延時間あるいは消費電力の増大を引き起こ
すという問題点があった。
こ・の発明は上記のような問題点を解消するためになさ
れたもので、消費電力および遅延時間を増大させること
なく、α線等によるソフトエラーの問題を免れることの
できる半導体集積回路装置を得ることを目的とする。
れたもので、消費電力および遅延時間を増大させること
なく、α線等によるソフトエラーの問題を免れることの
できる半導体集積回路装置を得ることを目的とする。
この発明にかかる半導体集積回路装置は、少なくとも第
１のトランジスタ及び第２のトランジスタのソースを定
電流源に共通接続し、前記各トランジスタのゲートに与
える電位によって電流の通路を切り換え、前記第１のト
ランジスタ及び第２のトランジスタのドレイン電位をそ
れぞれ第１のソースフォロワ及び第２のソースフォロワ
により取り出して反転出力及び非反転出力を得るソース
結合型論理回路からなる半導体集積回路装置において、
ソースフォロワ電流制御手段を備えたもので、該ソース
フォロワ電流制御手段は、前記第１のトランジスタがオ
フ状態である場合における前記第１のソースフォロワの
ソースフォロワ電流を、前記第１のトランジスタがオン
状態である場合におけるソースフォロワ電流よりも小さ
くするよう制御するようにしたものである。
１のトランジスタ及び第２のトランジスタのソースを定
電流源に共通接続し、前記各トランジスタのゲートに与
える電位によって電流の通路を切り換え、前記第１のト
ランジスタ及び第２のトランジスタのドレイン電位をそ
れぞれ第１のソースフォロワ及び第２のソースフォロワ
により取り出して反転出力及び非反転出力を得るソース
結合型論理回路からなる半導体集積回路装置において、
ソースフォロワ電流制御手段を備えたもので、該ソース
フォロワ電流制御手段は、前記第１のトランジスタがオ
フ状態である場合における前記第１のソースフォロワの
ソースフォロワ電流を、前記第１のトランジスタがオン
状態である場合におけるソースフォロワ電流よりも小さ
くするよう制御するようにしたものである。
この発明におけるソース結合型論理回路がノーマリオ形
ＦＥＴで構成されている場合について説明する。
ＦＥＴで構成されている場合について説明する。
第１のトランジスタのゲート電位が低論理レベルとなっ
て第１のトランジスタがオフ状態となっている場合には
、第１のトランジスタのドレイン電位は高くなり、第１
のソースフォロワの出力は高論理レベルとなる。このと
き、ソースフォロワ電流制御手段によって第１のソース
フォロワのソースフォロワ電流が小さくなるように制御
され、第１のソースフォロワの出力インピーダンスが高
くなる。従って、この状態でα線によるスパイクノイズ
によって、第１のトランジスタのドレイン電位が瞬間的
に低下した場合は、第１のソースフォロワの出力は、そ
の出力インピーダンスと負荷容量との積で定まる大きな
時定数で低下しようとする。しかし、第１のソースフォ
ロワの出力が低下し始めたときには、第１のトランジス
タのドレイン電位は既に高レベルに戻っているので、第
１のソースフォロワの出力は高論理レベルのまま変動し
ないことになる。
て第１のトランジスタがオフ状態となっている場合には
、第１のトランジスタのドレイン電位は高くなり、第１
のソースフォロワの出力は高論理レベルとなる。このと
き、ソースフォロワ電流制御手段によって第１のソース
フォロワのソースフォロワ電流が小さくなるように制御
され、第１のソースフォロワの出力インピーダンスが高
くなる。従って、この状態でα線によるスパイクノイズ
によって、第１のトランジスタのドレイン電位が瞬間的
に低下した場合は、第１のソースフォロワの出力は、そ
の出力インピーダンスと負荷容量との積で定まる大きな
時定数で低下しようとする。しかし、第１のソースフォ
ロワの出力が低下し始めたときには、第１のトランジス
タのドレイン電位は既に高レベルに戻っているので、第
１のソースフォロワの出力は高論理レベルのまま変動し
ないことになる。
これに対して、通常の動作の場合、即ち第１のトランジ
スタのゲート電位が低論理レベルから高論理レベルに変
化して第１のトランジスタがオフ状態からオン状態にな
ったときには、ソースフォロワ電流制御手段によって第
１のソースフォロワのソースフォロワ電流が多（なるよ
うに制御され、第１のソースフォロワの出力インピーダ
ンスが小さくなる。従って、第１のトランジスタのドレ
イン電位が高レベルから低レベルへ変化したときには、
第１のソースフォロワの出力は小さな時定数で高論理レ
ベルから低論理レベルへと変化する。
スタのゲート電位が低論理レベルから高論理レベルに変
化して第１のトランジスタがオフ状態からオン状態にな
ったときには、ソースフォロワ電流制御手段によって第
１のソースフォロワのソースフォロワ電流が多（なるよ
うに制御され、第１のソースフォロワの出力インピーダ
ンスが小さくなる。従って、第１のトランジスタのドレ
イン電位が高レベルから低レベルへ変化したときには、
第１のソースフォロワの出力は小さな時定数で高論理レ
ベルから低論理レベルへと変化する。
このように、スパイクノイズによって第１のトランジス
タのドレイン電位が瞬間的に低下しても、この電位の低
下は第１のソースフォロワの出力に伝達されないが、通
常の動作における第１のトランジスタのドレイン電位の
変化は第１のソースフォロワの出力に高速に伝達される
。
タのドレイン電位が瞬間的に低下しても、この電位の低
下は第１のソースフォロワの出力に伝達されないが、通
常の動作における第１のトランジスタのドレイン電位の
変化は第１のソースフォロワの出力に高速に伝達される
。
以下、この発明の実施例を図面を用いて説明する。
第１図はこの発明の一実施例による半導体集積回路装置
の回路図である。
の回路図である。
第１図において、トランジスタＱｌ、Ｑ２のソースはレ
ベルシフト用の抵抗Ｒ７を介してトランジスタＱ３のド
レインに共通接続されている。また、トランジスタＱｌ
、Ｑ２のドレインはそれぞれ抵抗Ｒｅｔ、 Ｒ，、を
介してレベルシフト用ダイオードＤ１のカソードに共通
接続され、そのダイオードＤ１のアノードは接地端子ｖ
１１Ｂに接続されている。一方、トランジスタＱ３のソ
ースは抵抗Ｒ８を介して負電源端子ｖｓ３に接続されて
いる。
ベルシフト用の抵抗Ｒ７を介してトランジスタＱ３のド
レインに共通接続されている。また、トランジスタＱｌ
、Ｑ２のドレインはそれぞれ抵抗Ｒｅｔ、 Ｒ，、を
介してレベルシフト用ダイオードＤ１のカソードに共通
接続され、そのダイオードＤ１のアノードは接地端子ｖ
１１Ｂに接続されている。一方、トランジスタＱ３のソ
ースは抵抗Ｒ８を介して負電源端子ｖｓ３に接続されて
いる。
トランジスタＱ１のゲートは信号を入力する入力端子Ｃ
ＩＮに接続され、トランジスタＱ２のゲートは高電位側
の基準電圧端子ｖ■、に接続されている。また、トラン
ジスタＱ３のゲートは定電流回路用基準電圧端子ＶＣＳ
に接続されている。トランジスタＱｌ、Ｑ２．Ｑ３及び
抵抗Ｒｎ＋＊ Ｒａｚ＋・Ｒ？、Ｒ，が差動ロジック部
を構成している。
ＩＮに接続され、トランジスタＱ２のゲートは高電位側
の基準電圧端子ｖ■、に接続されている。また、トラン
ジスタＱ３のゲートは定電流回路用基準電圧端子ＶＣＳ
に接続されている。トランジスタＱｌ、Ｑ２．Ｑ３及び
抵抗Ｒｎ＋＊ Ｒａｚ＋・Ｒ？、Ｒ，が差動ロジック部
を構成している。
ソースフォロワトランジスタＱ４のゲートはノードＮ１
においてトランジスタＱ１のドレインに接続され、トラ
ンジスタＱ４のドレインは接地端子ＶＤＤに接続されて
いる。
においてトランジスタＱ１のドレインに接続され、トラ
ンジスタＱ４のドレインは接地端子ＶＤＤに接続されて
いる。
この発明においては、ソースフォロワトランジスタＱ４
に流れる電流を制御するソースフォロワ電流制御回路が
設けられている。
に流れる電流を制御するソースフォロワ電流制御回路が
設けられている。
このソースフォロワ電流制御回路は、トランジスタＱ５
及び抵抗Ｒ３Ｆにより構成されている。トランジスタＱ
５のソースは抵抗Ｒ１Ｆを介して負電源端子ＶＳＳに共
通接続されている。そして、トランジスタＱ５のドレイ
ンはレベルシフト用ダイオードＤ２を介してソースフォ
ロワトランジスタＱ４のソースに接続されている。
及び抵抗Ｒ３Ｆにより構成されている。トランジスタＱ
５のソースは抵抗Ｒ１Ｆを介して負電源端子ＶＳＳに共
通接続されている。そして、トランジスタＱ５のドレイ
ンはレベルシフト用ダイオードＤ２を介してソースフォ
ロワトランジスタＱ４のソースに接続されている。
また、トランジスタＱ５のゲートはトランジスタＱ３の
ドレインに接続されている。出力端子Ｃはレベルシフト
用ダイオードＤ２のカソードとトランジスタＱ５のドレ
インとの接続点に接続されている。なお、トランジスタ
Ｑ１〜Ｑ５はノーマリオン形ＦＥＴである。
ドレインに接続されている。出力端子Ｃはレベルシフト
用ダイオードＤ２のカソードとトランジスタＱ５のドレ
インとの接続点に接続されている。なお、トランジスタ
Ｑ１〜Ｑ５はノーマリオン形ＦＥＴである。
次に、この半導体集積回路装置の動作について説明する
。
。
入力端子ＣＩＮの電位が低論理レベルである場合には、
トランジスタＱｌは遮断状態、トランジスタＱ２は導通
状態となるので、スイッチング電流１．は接地端子ｖＤ
１１から抵抗Ｒ０、トランジスタＱ２．抵抗Ｒ１，トラ
ンジスタＱ３．抵抗Ｒ８を追って流れる。このときのト
ランジスタＱ５のソース電位Ｖ＊（Ｑ５）は次式で近似
することがきる。
トランジスタＱｌは遮断状態、トランジスタＱ２は導通
状態となるので、スイッチング電流１．は接地端子ｖＤ
１１から抵抗Ｒ０、トランジスタＱ２．抵抗Ｒ１，トラ
ンジスタＱ３．抵抗Ｒ８を追って流れる。このときのト
ランジスタＱ５のソース電位Ｖ＊（Ｑ５）は次式で近似
することがきる。
Ｖｓ （Ｑ５）＝ｖｍ＋−ｖｔ （Ｑ２）ＲＴＩ。
−■ア （Ｑ ５ ） （１）ここで、■□は高電
位側の基準電圧端子Ｖ Ｒ１゜の電位、ｖＴ （Ｑ２）
はトランジスタＱ２のしきい値電圧、Ｒｔはレベルシフ
ト用抵抗ＲＴの抵抗値、Ｉｏはスイッチング電流、Ｖア
（Ｑ５）はトランジスタＱ５のしきい値電圧である。
位側の基準電圧端子Ｖ Ｒ１゜の電位、ｖＴ （Ｑ２）
はトランジスタＱ２のしきい値電圧、Ｒｔはレベルシフ
ト用抵抗ＲＴの抵抗値、Ｉｏはスイッチング電流、Ｖア
（Ｑ５）はトランジスタＱ５のしきい値電圧である。
また、入力端子ＣＩＮの電位が高論理レベルである場合
におけるトランジスタＱ５のソース電位Ｖ、（Ｑ５）は
、 Ｖ３（Ｑ５）二Ｖ＋ｓ＊ ｖ、 （Ｑｌ）−Ｒ，１，
−Ｖｙ （Ｑ５） （２）と表わされる。ここで、
Ｖ、ＮＨは入力端子ＣＩＮに与えられた高論理レベルの
信号の電位、Ｖ？ （Ｑｌ）はトランジスタＱ１のし
きい値電圧である。
におけるトランジスタＱ５のソース電位Ｖ、（Ｑ５）は
、 Ｖ３（Ｑ５）二Ｖ＋ｓ＊ ｖ、 （Ｑｌ）−Ｒ，１，
−Ｖｙ （Ｑ５） （２）と表わされる。ここで、
Ｖ、ＮＨは入力端子ＣＩＮに与えられた高論理レベルの
信号の電位、Ｖ？ （Ｑｌ）はトランジスタＱ１のし
きい値電圧である。
今、再び入力端子ＣＩＮの電位が低論理レベルである場
合を考えると、トランジスタＱ５のソース電位Ｖ３ （
Ｑ５）が低電位状態となっているので、ソースフォロワ
トランジスタＱ４のソースフォロワ電流は低電流状態で
ある。よって、トランジスタＱ４からみた出力インピー
ダンスは大きい。
合を考えると、トランジスタＱ５のソース電位Ｖ３ （
Ｑ５）が低電位状態となっているので、ソースフォロワ
トランジスタＱ４のソースフォロワ電流は低電流状態で
ある。よって、トランジスタＱ４からみた出力インピー
ダンスは大きい。
即ち、入力端子ＣＩＮの電位が低論理レベルである場合
は、トランジスタＱ１がオフ状態、トランジスタＱ２が
オン状態となり、それによってカレントソーストランジ
スタＱ５のソース電位は上記（１）式となり、該トラン
ジスタＱ５は低電流状態となる。従って、出力端子Ｃは
高論理レベルとなるが、この時トランジスタＱ４のソー
ス電流は少なく、トランジスタＱ４は遮断状態に近い状
態となる。
は、トランジスタＱ１がオフ状態、トランジスタＱ２が
オン状態となり、それによってカレントソーストランジ
スタＱ５のソース電位は上記（１）式となり、該トラン
ジスタＱ５は低電流状態となる。従って、出力端子Ｃは
高論理レベルとなるが、この時トランジスタＱ４のソー
ス電流は少なく、トランジスタＱ４は遮断状態に近い状
態となる。
この状態でα線がこの回路に照射された場合を考える。
今、トランジスタＱ１のオフ状態であるので、ノードＮ
１の電位は高レベルとなっている。
１の電位は高レベルとなっている。
このとき、トランジスタＱ１にα線が照射されると、半
絶縁性基板中で電子・正孔対が発生し、発生した電子は
ドリフト及び拡散により数１０〜数１００ｐｓの時定数
で走行する。そして、この電子がドレイン領域に収集さ
れると、瞬間的にノードＮ１の電位が低下する。この電
位の低下は抵抗ＲＤＩを介して接地端子ｖａｎより充電
されることによって元の高レベルに復帰するが、この充
電により最小でも数１００ｐｓ程度のパルス幅のスパイ
クノイズが発生する。
絶縁性基板中で電子・正孔対が発生し、発生した電子は
ドリフト及び拡散により数１０〜数１００ｐｓの時定数
で走行する。そして、この電子がドレイン領域に収集さ
れると、瞬間的にノードＮ１の電位が低下する。この電
位の低下は抵抗ＲＤＩを介して接地端子ｖａｎより充電
されることによって元の高レベルに復帰するが、この充
電により最小でも数１００ｐｓ程度のパルス幅のスパイ
クノイズが発生する。
この場合、前述したようにソースフォロワトランジスタ
Ｑ４は遮断状態に近いので、ノードＮｌの電位が瞬間的
に低下した場合には、トランジスタＱ４のゲート・ソー
ス間電圧がＯボルトあるいは負となり、容易に遮断状態
となる。このため、トラ・ンジスタＱ４の出力インピー
ダンスは非常に大きな値となるので、出力端子Ｃの電位
は非常に大きな時定数で降下することになる。しかしな
がら、出力端子Ｃの電位が降下し始めるときには、ノー
ドＮ１の電位は既に上昇中であり、トランジスタＱ４の
ゲート・ソース間が順方向バイアスとなるので、出力端
子Ｃの電位は高論理レベルとなる。
Ｑ４は遮断状態に近いので、ノードＮｌの電位が瞬間的
に低下した場合には、トランジスタＱ４のゲート・ソー
ス間電圧がＯボルトあるいは負となり、容易に遮断状態
となる。このため、トラ・ンジスタＱ４の出力インピー
ダンスは非常に大きな値となるので、出力端子Ｃの電位
は非常に大きな時定数で降下することになる。しかしな
がら、出力端子Ｃの電位が降下し始めるときには、ノー
ドＮ１の電位は既に上昇中であり、トランジスタＱ４の
ゲート・ソース間が順方向バイアスとなるので、出力端
子Ｃの電位は高論理レベルとなる。
従って、ノードＮ１にスパイクノイズが発生してノード
Ｎ１が瞬間的に低レベルとなっても出力端子Ｃの電位は
高論理レベルのまま変動しない。
Ｎ１が瞬間的に低レベルとなっても出力端子Ｃの電位は
高論理レベルのまま変動しない。
以上のように、α線によるスパイクノイズに対してはソ
ースフォロワの応答速度は非常に遅くなるが、通常の動
作をする場合には、応答速度の低下をきたすことはない
。
ースフォロワの応答速度は非常に遅くなるが、通常の動
作をする場合には、応答速度の低下をきたすことはない
。
これは、入力端子ＣＩＮの電位が低論理レベルから高論
理レベルに変化してノードＮ１の電位が高レベルから低
レベルに変化する場合には、トランジスタＱ５のゲート
電位が上昇してソースフォロワ電流（Ｉｓｙ）が高電流
状態となるので、トランジスタＱ４の出力インピーダン
スが低くなるからである。即ち、負荷からの放電をトラ
ンジスタＱ５により高速に行わせることができるためで
ある。
理レベルに変化してノードＮ１の電位が高レベルから低
レベルに変化する場合には、トランジスタＱ５のゲート
電位が上昇してソースフォロワ電流（Ｉｓｙ）が高電流
状態となるので、トランジスタＱ４の出力インピーダン
スが低くなるからである。即ち、負荷からの放電をトラ
ンジスタＱ５により高速に行わせることができるためで
ある。
なお、上記実施例においては、１人カゲートの例を示し
たが、第４図の第２の実施例に示すように、さらに作動
ロジック部用トランジスタＱ１゜Ｑ１″を設け、複数入
力ゲートとしてもよく、上記と同様の効果が得られる。
たが、第４図の第２の実施例に示すように、さらに作動
ロジック部用トランジスタＱ１゜Ｑ１″を設け、複数入
力ゲートとしてもよく、上記と同様の効果が得られる。
以上のように、この発明によればα線によるスパイクノ
イズがソースフォロワのゲートに入力されても、ソース
フォロワ電流制御手段の働きによってそのスパイクノイ
ズはソースフォロワの出力に減衰されて伝わり、一方、
第１のトランジスタがオフ状態からオン状態に変化する
通常の動作の場合には、ソースフォロワの出力は高速に
変化するようにしたので、消費電力の増加や遅延時間の
増大を伴わず、α線によるソフトエラー耐性を向上する
ことができる効果がある。
イズがソースフォロワのゲートに入力されても、ソース
フォロワ電流制御手段の働きによってそのスパイクノイ
ズはソースフォロワの出力に減衰されて伝わり、一方、
第１のトランジスタがオフ状態からオン状態に変化する
通常の動作の場合には、ソースフォロワの出力は高速に
変化するようにしたので、消費電力の増加や遅延時間の
増大を伴わず、α線によるソフトエラー耐性を向上する
ことができる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
を示す回路図、第２図は従来のゲート回路の回路図、第
３図は従来のゲート回路とＤラッチ回路とを組み合わせ
た論理回路図、第４図は本発明の他の実施例“を示す図
である。 図において、Ｑｌ、Ｑ２．Ｑ３．Ｑｌ ’、Ｑｌ ”は
ソース結合型論理回路を構成するトランジスタ、Ｑ４は
ソースフォロワトランジスタ、Ｑ５はソースフォロワ電
流制御回路を構成するソースフォロワカレントソースト
ランジスタ、ＤＩ、Ｄ２はレベルシフト用ダイオード、
Ｒｔはレベルシフト用抵抗である。 なお図中同一符号は同−又は相当部分を示す。
を示す回路図、第２図は従来のゲート回路の回路図、第
３図は従来のゲート回路とＤラッチ回路とを組み合わせ
た論理回路図、第４図は本発明の他の実施例“を示す図
である。 図において、Ｑｌ、Ｑ２．Ｑ３．Ｑｌ ’、Ｑｌ ”は
ソース結合型論理回路を構成するトランジスタ、Ｑ４は
ソースフォロワトランジスタ、Ｑ５はソースフォロワ電
流制御回路を構成するソースフォロワカレントソースト
ランジスタ、ＤＩ、Ｄ２はレベルシフト用ダイオード、
Ｒｔはレベルシフト用抵抗である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）少なくとも第１のトランジスタ及び第２のトラン
ジスタのソースを定電流源に共通接続し、前記各トラン
ジスタのゲートに与える電位によって電流の通路を切り
換え、少なくとも前記第１のトランジスタのドレイン電
位をソースフォロワにより取り出して出力させるソース
結合型論理回路からなる半導体集積回路装置において、 前記第１のトランジスタがオフ状態である場合における
ソースフォロワ電流を、前記第１のトランジスタがオン
状態である場合におけるソースフォロワ電流よりも小さ
くするソースフォロワ電流制御手段を備え、 該ソースフォロワ電流制御手段は、前記第１、第２のト
ランジスタの共通ソースの電位をそのソースに接続され
たレベルシフト用抵抗により電圧降下した信号をカレン
トソース用トランジスタのゲートに入力して構成したこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148934A JPH0313121A (ja) | 1989-06-12 | 1989-06-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148934A JPH0313121A (ja) | 1989-06-12 | 1989-06-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0313121A true JPH0313121A (ja) | 1991-01-22 |
Family
ID=15463929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148934A Pending JPH0313121A (ja) | 1989-06-12 | 1989-06-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0313121A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04248192A (ja) * | 1991-01-23 | 1992-09-03 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置の出力回路 |
| JP2008017376A (ja) * | 2006-07-10 | 2008-01-24 | Sharp Corp | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195916A (ja) * | 1986-02-24 | 1987-08-29 | Rohm Co Ltd | スイツチング回路 |
| JPS63278420A (ja) * | 1987-05-09 | 1988-11-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1989
- 1989-06-12 JP JP1148934A patent/JPH0313121A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195916A (ja) * | 1986-02-24 | 1987-08-29 | Rohm Co Ltd | スイツチング回路 |
| JPS63278420A (ja) * | 1987-05-09 | 1988-11-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04248192A (ja) * | 1991-01-23 | 1992-09-03 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置の出力回路 |
| JP2008017376A (ja) * | 2006-07-10 | 2008-01-24 | Sharp Corp | 半導体集積回路装置 |
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