JPH03134738A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセンサの構成に関し、特に、デー
タ処理効率の高いマイクロプロセッサに関するものであ
る。

従来の技術 近年、ノイマン方式のマイクロプロセンサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、データ格納手段の入出力端子と演算手段の入出力端
子を接続するデータバスと、プログラム格納手段から送
出さ、れる命令に基づいてデータ格納手段と演算手段の
動作をコントロールするコントロール手段と、命令の実
行タイミング信号を発生するタイミングジェネレータと
、タイミングジェネレータの出力に基づいてプログラム
格納手段に格納された特定の命令を選択する命令選択手
段を備えていることに特徴づけられる。

また、時間管理を効率良く行なうために、ソフトウェア
の制御のもとて時間測定を行なうタイマーカウンタを備
えているマイクロプロセッサも多く存在する。

発明が解決しようとする課題 しかしながら上記のような構成では、時間管理が必要で
ある処理ごとにタイマーカウンタが必要となるので、多
くのタイマーカウンタの数が必要となるため、回路規模
が膨大となり、チップ面積が大きくなり、コストアップ
の一要因となる。また、タイマーカウンタの動作をソフ
トウェアと組み合わせて行なおうとすると、ソフトウェ
アの処理が増え、データの処理効率が悪くなってしまう
。

本発明は上記課題を解決するもので、効率良いタイマー
管理を実現するマイクロプロセッサを提供することを目
的としている。

課題を解決するための手段 上記課題を解決するために本発明のマイクロプロセッサ
は順次実行される命令群からなるプログラムを格納する
プログラム格納手段と、ディジタルデータの読み書きが
可能なデータ格納手段と、ディジタルデータの演算を実
行する演算手段と、データ格納手段の入出力端子と演算
手段の入出力端子を接続するデータバスと、プログラム
格納手段から送出される命令に基づいてデータ格納手段
と演算手段の動作をコントロールするコントロール手段
と、命令の実行タイミング信号を発生するタイミングジ
ェネレータと、タイミングジェネレータの出力に基づい
てプログラム格納手段に格納された特定の命令を選択す
る命令選択手段と、割込み信号により割込み動作をコン
トロールする割込み処理手段と、命令選択手段による命
令の実行とは無関係に基準クロック信号をカウントする
カウンタと、命令選択手段の命令によりカウンタの特定
のビットの出力信号を選択するセレクタとを具備し、セ
レクタの出力信号が割込み処理手段に入力されることを
特徴とするものである。

作用 本発明は上記した構成によって、カウンタの任意のピン
トの出力信号を選択し、割込み処理手段へ人力するよう
にしているので、タイマーカウンタをそれぞれに割り当
てることなく、必要な時間間隔を得ることができるもの
である。

実施例 以下、本発明の一実施例のマイクロプロセンサについて
図面を参照しながら説明する。

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図を示したものであり、！！頃次実行される命令
群からなるプログラムが格納されるプログラマブルロジ
ックアレイ（以下、ＰＬＡと略記する）１００と、ディ
ジタルデータの読み書きを行なうランダムアクセスメモ
リ（以下、ＲＡＭと略記する）２００およびレジスタフ
ァイル２５０と、ディジタルデータの算術および理論演
算を実行する演算器（−殻にはＡＬＵなる略記号で示さ
れる）３００と、ＲＡＭ２００およびレジスタファイル
２５０の共通の入出力端子と演算器３００の入出力端子
を接続するデータバス４００と、ＰＬＡｌｏｏから送出
される命令に基づいてＲＡＭ２００．　　レジスタファ
イル２５０と演算器３００の動作ヲコントロールするコ
ントロールハス４５０と、外部クロック入力端子ＩＯに
供給されるクロック信号をもとに命令の実行タイミング
信号を発生するタイミングジェネレータ（図中において
ＴＧなる略記号で示されている）５００と、タイミング
ジェネレータ５００の出力に基づいてＰＬＡｌｏｏに格
納された特定の命令を選択するプログラマブルカウンタ
（図中においてＰＣなる耐記号で示されている）６００
を備えている。また、タイミングジェネレータ５００の
出力信号がクロック信号として供給される１６ビツトの
カウンタ７００と、カウンタ７００のカウント値をデー
タバス４００に送出するためのスイシチ回路８００と、
カウンタ７００の特定のビンＩ・出力信号を選択するセ
レクタ９００を備えている。

さらに、外部信号入力端子２０に印加される信号のエツ
ジが到来したときに割り込み処理動作のコントロールを
行なう割込みコントローラ１０００と、割込みコントロ
ーラ１０００によりプログラマブルカウンタ６００のカ
ウント値をデータバス４００に送出するためのスイッチ
回路１１００と、プログラムによってスタートさせられ
たときに動作するタイマー１２００を備えており、セレ
クタ９００．タイマー１２００の出力信号は割込みコン
トローラ１０００に入力されている。割込みコントロー
ラ１０００はプログラマブルカウンタ６００のカウント
値をデータバス４００を介してＲＡＭ２００の所定のア
ドレスに格納し、さらに割込み信号に応じたデータをプ
ログラマブルカウンタ６００にセントする。タイマー１
２００は可変周期で割込み処理を行なうときに用いられ
る。

また、データバス４００に送出されるデータを取り込ん
でアナログ電圧に変換するＤ／Ａコンバーり１３００と
、コントロールバス４５０に送出される指令にしたがっ
てＲＡＭ２００およびレジスタファイル２５０のアドレ
スを選択する。

（ＲＡＭ２００およびレジスタファイル２５０は互いに
異なるアドレス上に配置されている）アドレスデコーダ
１４００を備えている。なお、入力コントローラ１５０
０は、外部信号入力端子３０゜４０．５０．６０に印加
される入力信号のエツジが到来したときに、その時点の
カウンタ　７００のカウント値をレジスタファイル２５
０の中の特定のレジスタに転送させる（同時に複数の入
力信号のエツジが到来したときには、複数のレジスタが
選択される）とともに、図示されてはいない入力信号光
は付はフラグをセットする機能を有している。

さて、第２図は第１図のセレクタ９００の具体的な構成
を示した論理回路図であり、ＰＬＡｌｏｏによりカウン
タ７００の１３〜１６ビツト（Ｑ　、〜Ｑ、）の出力信
号を指定するラッチ回路９１０と、ラッチ回路９１０の
出力信号によりカウンタ９００のビット出力信号を選択
するＡＮＤゲート９２０，９３０，９４０，９５０と、
それぞれの選択されたビットの出力信号が出力される出
力端子９２１．９３１，９４１，９５１からなり、出力
端子９２１，９３１．９４１．９５１は割込みコントロ
ーラ１０００の入力端子に接続されている。割込みコン
トローラ１０００は入力信号の立ち上がりエツジを検出
して割込み動作を開始する。入力端子７０１はタイミン
グジェネレータ５００よりカウンタ７００のクロック信
号が入力されるクロック信号入力端子である。ここで、
カウンタ７００のＱ４の出力はインバータ９３２により
反転されてＡＮＤゲート９３０に入力されている。すな
わち、Ｑ、の立ち下がりエツジにより割込み動作が行な
われる。

第３図はセレクタ９００と割込みコントローラ１０００
およびプログラムの実行状態を示すタイムチャートであ
り、セレクタ９００のラッチ回路９１０によりＱｌ４と
Ｑ６がセレクトされているとする。信号波形ａ、ｂ、ｃ
、ｄはカウンタ７００の１３．１４，１５．１６ピント
目（Ｑｌ、〜ＱＩｉ）の出力信ぢ波形であり、信号波形
すの立ち下がりエツジと信号波形Ｃの立ち上がりエツジ
を割込みコントローラ１０００が検出したときに割込み
動作が開始される。信号波形ｒはマイクロプロセッサが
通常処理を行なっている状態を示し、ｇはカウンタ７０
０のＱ。の出力信号の立ち下がり時において割込みコン
トローラ１０００に割込み要求がなされ、割込み処理が
行なわれている状態を示し、ｈも同様にカウンタ７００
のＱ１５の出力信号の立ち下がり時において割込みコン
トローラ１０００に割込み要求がなされ、割込み処理が
行なわれている状態を示している。

時刻し、において、カウンタ７００のＱ。の出力信号が
立ち下がると割込みコントローラ１０００に割込み要求
が出力され、割込み動作が開始される。すなわち、プロ
グラマブルカウンタ６００のカウント値がスイッチ回路
１１００を介してＲＡＭ２００の所定のアドレスに格納
される。

そして、割込みコントローラ１０００によって決められ
たＰＬＡｌｏｏのアドレスからプログラマブルカウンク
６００に割込み処理を行なうアドレスが格納され、割込
み処理動作が始められる。

時刻ｔ２において、割込み処理動作が終了すると割込み
動作開始時にＲＡＭ２００に格納されていたプログラマ
ブルカウンタ６００のカウント値がスイッチ回路１１０
０を介して設定され、通常処理の続きが行なわれる。す
なわち、時刻Ｌ１からＬ２までの時間が信号波形すすな
わちＱ、４による割込み処理に要した処理時間である。

時刻Ｌ１において、カウンタ７００のＱＩＧの出力信号
が立ち上がると割込みコントローラ１０００に割込み要
求が出力され、割込みコントローラ１０００によって決
められたＰＬＡｌｏｏのアドレスからプログラマブルカ
ウンタ６００に割込み処理を行なうアドレス格納され、
割込み処理動作が開始する。時刻ｔ４において割込み処
理動作が終了すると、時刻ｔ２と同様の処理が行なわれ
、再び通常処理に復帰する。したがって、時刻し、から
し４までの時間が信号波形ＣすなわちＱＩＧによる割込
み処理に要した時間である。

以上、時刻Ｌ３’−’６．ｔ８．ｔ９”ＩＩｔｌ！、ｔ
、４にＱ１４による割込み処理が行なわれ、時刻１．．
１カ、ｔｌ、にＱ、ｓによる割込み処理が行なわれる。

このように、タイマーを用いることなくカウンタ７００
を用いて、一定周期ごとにしなければならない処理を行
なわせることができる。また、より長い時間間隔で処理
を行なわなければならないときには、セレクタ９００に
よりカウンタ７００のより上位のビットを選択すれば良
く、タイマーを用いる場合に比べ、ソフトウェアにより
カウント動作を行なって長い周期（時間間隔）を得なく
てよいので、ソフトウェアの処理の負担は増加しない、
さらに、異なった時間間隔が必要なときでも、一つのカ
ウンタで割り込み信号をいくつもセレクトすることによ
り実現できるので、回路規模の増加もほとんどない。

また、カウンタ７００の最上位ビットの出力信号より長
い周期（長い時間間隔）が必要な場合には、最上位ビッ
トの出力信号をソフトウェアで分周処理すれば良い。第
３図のタイムチャートの信号波形ｅは、ソフトウェアで
分周した波形を示している（実際はソフトウェアで処理
されるので波形としては現われない）。この時にはソフ
トウェアの処理が多少増加するが、より短い周期の信号
をソフトウェアにより分周して長い周期を得るよりも処
理は簡単になる。

本実施例のように、カウンタ７００が外部信号の到来時
間を計測するためにすでに存在する場合には、一定時間
間隔を得るにはセレクタ回路だけを付加すれば良く、回
路規模の増加を少なくすることができる。

なお、本実施例ではカウンタ７００のビット出力信号と
して上位４ピントの出力信号について説明したが、さら
に下位のビットの出力信号を用いても良く、また、必要
な時間間隔を得るために複数のビットの出力信号を用い
ても良い。

発明の効果 以上のように本発明は、順次実行される命令群からなる
プログラムを格納するプログラム格納手段と、ディジタ
ルデータの読み書きが可能なデータ格納手段と、ディジ
タルデータの演算を実行する演算手段と、データ格納手
段の入出力端子と演算手段の入出力端子を接続するデー
タバスと、プログラム格納手段から送出される命令に基
づいてデータ格納手段と演算手段の動作をコントロール
するコントロール手段と、命令の実行タイミング信号を
発生するタイミングジェネレータと、タイミングジェネ
レータの出力に基づいてプログラム格納手段に格納され
た特定の命令を選択する命令選択手段と、割込み信号に
より割込み動作をコントロールする割込み処理信号と、
命令選択手段による命令の実行とは無関係に基準クロッ
ク信号をカウントするカウンタと、命令選択手段の命令
によりカウンタの特定のビットの出力信号を選択するセ
レクタとを具備し、セレクタの出力信号を割込み処理手
段に入力するので、タイマーカウンタを用いることなく
、また、ソフトウェアの処理を増加させることなく必要
な時間間隔を得ることができ、効率よいタイマー管理を
行なうことができ

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図のセレクタ９００の具体的な
論理回路図、第３図は割込み処理動作を説明するための
タイムチャートである。 １００・・・・・・ＰＬＡ、２００・・・・・・ＲＡＭ
、２５０・・・・・・レジスタファイル、３００・・・
・・・演算器、４００・・・・・・データバス、４５０
・・・・・・コントロールバス、５００・・・・・・タ
イミングジェネレータ、６００・・・・・・プログラマ
ブルカウンタ、７００・・・・・・カウンタ、９００・
・・・・・セレクタ、１０００・・・・・・割込みコン
トローラ、１５００・・・・・・入力コントローラ。

Claims (1)

【特許請求の範囲】
1. 順次実行される命令群からなるプログラムを格納するプ
   ログラム格納手段と、ディジタルデータの読み書きが可
   能なデータ格納手段と、ディジタルデータの演算を実行
   する演算手段と、前記データ格納手段の入出力端子と前
   記演算手段の入出力端子を接続するデータバスと、前記
   プログラム格納手段から送出される命令に基づいて前記
   データ格納手段と前記演算手段の動作をコントロールす
   るコントロール手段と、命令の実行タイミング信号を発
   生するタイミングジェネレータと、前記タイミングジェ
   ネレータの出力に基づいて前記プログラム格納手段に格
   納された特定の命令を選択する命令選択手段と、割込み
   信号により割込み動作をコントロールする割込み処理手
   段と、前記命令選択手段による命令の実行とは無関係に
   基準クロック信号をカウントするカウンタと、前記命令
   選択手段の命令により前記カウンタの特定のビットの出
   力信号を選択するセレクタとを具備し、前記セレクタの
   出力信号が前記割込み処理手段に入力されることを特徴
   とするマイクロプロセッサ。