JPH0313504U - - Google Patents
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- Publication number
- JPH0313504U JPH0313504U JP7211189U JP7211189U JPH0313504U JP H0313504 U JPH0313504 U JP H0313504U JP 7211189 U JP7211189 U JP 7211189U JP 7211189 U JP7211189 U JP 7211189U JP H0313504 U JPH0313504 U JP H0313504U
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage memory
- condition information
- data storage
- sampling circuit
- Prior art date
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- Pending
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- 238000005070 sampling Methods 0.000 claims description 5
- 238000013500 data storage Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Numerical Control (AREA)
Description
第１図はこの考案の一実施例による数値制御装
置の構成図、第２図は従来の数値制御装置の構成
図である。 図において、１５……トレース条件設定回路、
１８……データサンプリング回路、１９……サン
プリング制御信号、２０……データ記憶メモリ、
２１……バツテリである。なお、図中同一符号は
同一、または相当部分を示す。
置の構成図、第２図は従来の数値制御装置の構成
図である。 図において、１５……トレース条件設定回路、
１８……データサンプリング回路、１９……サン
プリング制御信号、２０……データ記憶メモリ、
２１……バツテリである。なお、図中同一符号は
同一、または相当部分を示す。
Claims (1)
- キー入力手段からトレース条件情報とサンプリ
ング条件情報がトレース条件設定回路に入力され
ると、ＣＰＵのアドレス、データ、コントロール
信号などの状態をデータサンプリング回路に読み
込み、前記データサンプリング回路からのデータ
をバツテリバツクアツプされたデータ記憶メモリ
に格納し、必要に応じてデータ記憶メモリの内容
を表示器に表示させることを特徴とする数値制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211189U JPH0313504U (ja) | 1989-06-20 | 1989-06-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211189U JPH0313504U (ja) | 1989-06-20 | 1989-06-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0313504U true JPH0313504U (ja) | 1991-02-12 |
Family
ID=31609755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211189U Pending JPH0313504U (ja) | 1989-06-20 | 1989-06-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0313504U (ja) |
-
1989
- 1989-06-20 JP JP7211189U patent/JPH0313504U/ja active Pending