JPH0313560U - - Google Patents
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- Publication number
- JPH0313560U JPH0313560U JP7440789U JP7440789U JPH0313560U JP H0313560 U JPH0313560 U JP H0313560U JP 7440789 U JP7440789 U JP 7440789U JP 7440789 U JP7440789 U JP 7440789U JP H0313560 U JPH0313560 U JP H0313560U
- Authority
- JP
- Japan
- Prior art keywords
- logic
- semiconductor integrated
- logic circuit
- integrated circuit
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- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims 2
Description
第１図ａ，ｂはいずれもこの考案の一実施例を
示す論理シンボルを示す図、第２図はこの考案の
論理シンボルを使用して描いた論理回路図面の一
実施例を示す図、第３図ａ，ｂはこの考案の他の
実施例を示す論理シンボルを示す図、第４図ａ，
ｂはいずれも従来の論理シンボルの一例を示す図
である。 図中、１……論理シンボル、３ａ，３ｂ，４ａ
，４ｂ……遅延表示図形である。
示す論理シンボルを示す図、第２図はこの考案の
論理シンボルを使用して描いた論理回路図面の一
実施例を示す図、第３図ａ，ｂはこの考案の他の
実施例を示す論理シンボルを示す図、第４図ａ，
ｂはいずれも従来の論理シンボルの一例を示す図
である。 図中、１……論理シンボル、３ａ，３ｂ，４ａ
，４ｂ……遅延表示図形である。
Claims (1)
- 紙面上に論理シンボルと配線を用いて表示され
た半導体集積回路用論理回路図面において、この
論理回路図面に使用する論理シンボルに、内部遅
延時間の情報が視覚的に判別できる遅延表示図形
を具備させたことを特徴とする半導体集積回路用
論理回路図面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7440789U JPH0313560U (ja) | 1989-06-27 | 1989-06-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7440789U JPH0313560U (ja) | 1989-06-27 | 1989-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0313560U true JPH0313560U (ja) | 1991-02-12 |
Family
ID=31614073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7440789U Pending JPH0313560U (ja) | 1989-06-27 | 1989-06-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0313560U (ja) |
-
1989
- 1989-06-27 JP JP7440789U patent/JPH0313560U/ja active Pending
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