JPH03135779A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH03135779A JPH03135779A JP1273423A JP27342389A JPH03135779A JP H03135779 A JPH03135779 A JP H03135779A JP 1273423 A JP1273423 A JP 1273423A JP 27342389 A JP27342389 A JP 27342389A JP H03135779 A JPH03135779 A JP H03135779A
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- timing
- timing signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はメモリのようなＩＣを試験するＩＣ試験装置
に関する。
に関する。
「従来の技術」
第２図に従来のＩＣ試験装置を示す。図中１００はＩＣ
試験装置本体、２００はテストヘッド、３００は被試験
ＩＣ、４００は信号分配器を示す。
試験装置本体、２００はテストヘッド、３００は被試験
ＩＣ、４００は信号分配器を示す。
ＩＣ試験装置本体１００には試験パターン信号を発生す
るパターン発生器１０１と、被試験ＩＣ３００の応答出
力信号が期待値と一致しているか否かを比較判定し、不
一致を検出すると、被試験ＩＣ３００を不良と判定する
論理比較器１０２と、校正用の基準タイミング信号を発
生する基準タイミング信号発生器１０３とが設けられる
。
るパターン発生器１０１と、被試験ＩＣ３００の応答出
力信号が期待値と一致しているか否かを比較判定し、不
一致を検出すると、被試験ＩＣ３００を不良と判定する
論理比較器１０２と、校正用の基準タイミング信号を発
生する基準タイミング信号発生器１０３とが設けられる
。
テストヘッド２００は複数のボードＢ１．Ｂ２゜・・・
Ｂｎを具備し、この各ボードＢ１〜Ｂｎに被試験ＩＣ３
００の各端子にテストパターン信号を与える複数の駆動
回路系ＤＰ１．ＤＲ２・・・ＤＲｎと、被試験Ｉ Ｃ３
００から出力される応答出力信号を取込む信号取込回路
系ＣＰＩ〜ＣＰｎとが実装される。
Ｂｎを具備し、この各ボードＢ１〜Ｂｎに被試験ＩＣ３
００の各端子にテストパターン信号を与える複数の駆動
回路系ＤＰ１．ＤＲ２・・・ＤＲｎと、被試験Ｉ Ｃ３
００から出力される応答出力信号を取込む信号取込回路
系ＣＰＩ〜ＣＰｎとが実装される。
駆動回路系ＤＲ１”ＤＲｎと各信号取込回路系ＣＰ１＝
ＣＰｎはそれぞれ駆動回路系の出力端子と信号取込回路
系の入力端子が共通接続され、この共通接続点Ａ１〜Ａ
ｎが各ボードＢ１〜Ｂｎの入出力端子ＯＵＩ〜ＯＵｎに
接続される。
ＣＰｎはそれぞれ駆動回路系の出力端子と信号取込回路
系の入力端子が共通接続され、この共通接続点Ａ１〜Ａ
ｎが各ボードＢ１〜Ｂｎの入出力端子ＯＵＩ〜ＯＵｎに
接続される。
被試験ＩＣ３００の試験は次の如くして行なわれる。
パターン発生器１０１から試験パターン信号が出力され
、この試験パターン信号が各ボードＢ１〜Ｂｎに実装さ
れた駆動回路系ＤＲＩ〜ＤＲｎを通じて被試験ＩＣ３０
０の各端子に与えられる。
、この試験パターン信号が各ボードＢ１〜Ｂｎに実装さ
れた駆動回路系ＤＲＩ〜ＤＲｎを通じて被試験ＩＣ３０
０の各端子に与えられる。
被試験ＩＣ３００の各端子が出力モードに切替られるタ
イミングで信号取込回路系ＣＰＩ〜ＣＰｎが作動し、被
試験ＩＣ３００から出力される応答出力信号を取込んで
論理比較器１０２に送り込む。
イミングで信号取込回路系ＣＰＩ〜ＣＰｎが作動し、被
試験ＩＣ３００から出力される応答出力信号を取込んで
論理比較器１０２に送り込む。
論理比較器１０２ではパターン発生器１０１から与えら
れる期待値パターン信号と被試験ＩＣ３００から取込ま
れた応答出力信号とを論理比較し、不一致を検出する毎
に被試験ＩＣ３００を不良と判定する。このようにして
試験動作を行なう。
れる期待値パターン信号と被試験ＩＣ３００から取込ま
れた応答出力信号とを論理比較し、不一致を検出する毎
に被試験ＩＣ３００を不良と判定する。このようにして
試験動作を行なう。
ところで駆動回路系ＤＲＩ〜ＤＲｎ及び信号取込回路系
ＣＰＩ〜ＣＰｎの数は被試験Ｔ Ｃ３００の端子数に対
応して設けられ、一般に数１００チヤンネルが設けられ
る。
ＣＰＩ〜ＣＰｎの数は被試験Ｔ Ｃ３００の端子数に対
応して設けられ、一般に数１００チヤンネルが設けられ
る。
各駆動回路系ＤＲＩ〜ＤＲｎには特に図示しないが途中
に可変遅延素子が設けられ、この可変遅延素子によって
被試験Ｉ Ｃ３００の各端子に与える試験パターン信号
の位相を意図した位相に合致させるように調整できる構
造となっている。つまり全ての駆動回路系ｐＲ１〜ＤＲ
ｎの遅延量を一致させる調整が行なえる構造となってい
る。
に可変遅延素子が設けられ、この可変遅延素子によって
被試験Ｉ Ｃ３００の各端子に与える試験パターン信号
の位相を意図した位相に合致させるように調整できる構
造となっている。つまり全ての駆動回路系ｐＲ１〜ＤＲ
ｎの遅延量を一致させる調整が行なえる構造となってい
る。
また信号取込回路系ＣＰ１”ＣＰｎでも取込んだ信号を
同位相でＩＣ試験装置本体１００に読込まれなくてはな
らない。このために信号取込回路系ＣＰＩ〜ＣＰｎにも
遅延時間の調整手段が設けられ、信号取込回路系ｃｐｔ
〜ＣＰｎの各遅延時間を合致させる調整が行なえる構造
としている。駆動回路系及び信号取込回路系の各チャン
ネル間の遅延時間を調整することを以下ではタイミング
調整と称することにする。
同位相でＩＣ試験装置本体１００に読込まれなくてはな
らない。このために信号取込回路系ＣＰＩ〜ＣＰｎにも
遅延時間の調整手段が設けられ、信号取込回路系ｃｐｔ
〜ＣＰｎの各遅延時間を合致させる調整が行なえる構造
としている。駆動回路系及び信号取込回路系の各チャン
ネル間の遅延時間を調整することを以下ではタイミング
調整と称することにする。
駆動回路系ＤＲＩ〜ＤＲｎと信号取込回路系ＣＰＩ〜Ｃ
Ｐｎのタイミング調整は以下の如（行なわれる。
Ｐｎのタイミング調整は以下の如（行なわれる。
ＩＣ試験装置本体１００には基準タイミング信号発生器
１０３が設けられる。この基準タイミング信号発生器１
０３から出力される基準タイミング信号は信号分配器４
００で少なくともテストヘッド２００を構成するボード
Ｂ１〜ＢｎＯ数の信号に分配される。
１０３が設けられる。この基準タイミング信号発生器１
０３から出力される基準タイミング信号は信号分配器４
００で少なくともテストヘッド２００を構成するボード
Ｂ１〜ＢｎＯ数の信号に分配される。
信号分配器４００にも可変遅延素子ＶＲＡ １〜ＶＲＡ
ｎが設けられ、この可変遅延素子ＶＲＡ １〜ＶＲＡ
ｎを調整して出力端子Ａ１〜Ａｎに出力される基準タ
イミング信号の遅延時間を合致させる調整が行なえる構
造としている。
ｎが設けられ、この可変遅延素子ＶＲＡ １〜ＶＲＡ
ｎを調整して出力端子Ａ１〜Ａｎに出力される基準タ
イミング信号の遅延時間を合致させる調整が行なえる構
造としている。
信号分配器４００の出力端子Ａｌ＝Ａｎに分配された基
準タイミング信号はケーブルに１〜Ｋｎを通じてテスト
ヘッド２００を構成するボードＢ１〜Ｂｎの各入力端子
Ｔ１〜Ｔｎに入力される。
準タイミング信号はケーブルに１〜Ｋｎを通じてテスト
ヘッド２００を構成するボードＢ１〜Ｂｎの各入力端子
Ｔ１〜Ｔｎに入力される。
各ボードＢ１〜Ｂｎの内部には入力端子Ｔ１〜Ｔｎに与
えられた基準タイミング信号を駆動回路系ＤＲ１〜ＤＲ
ｎと信号取込回路系ＣＰ１〜ＣＰｎの各共通接続点Ｘ１
〜Ｘｎに供給する校正用タイミング信号供給路ＣＬＩ〜
ＣＬｎが設けられる。
えられた基準タイミング信号を駆動回路系ＤＲ１〜ＤＲ
ｎと信号取込回路系ＣＰ１〜ＣＰｎの各共通接続点Ｘ１
〜Ｘｎに供給する校正用タイミング信号供給路ＣＬＩ〜
ＣＬｎが設けられる。
各校正用タイミング信号供給路ＣＬＩ〜ＣＬｎにも可変
遅延素子ＶＲＢ ｌ ＝ ＶＲＢｎが設けられ、入力端
子Ｔ１〜Ｔｎと共通接続点ＸＩ−Ｘｎまでの各校正用タ
イミング信号供給路ＣＬＩ〜ＣＬｎの遅延時間を一定に
揃えることができる構成とされている。
遅延素子ＶＲＢ ｌ ＝ ＶＲＢｎが設けられ、入力端
子Ｔ１〜Ｔｎと共通接続点ＸＩ−Ｘｎまでの各校正用タ
イミング信号供給路ＣＬＩ〜ＣＬｎの遅延時間を一定に
揃えることができる構成とされている。
このような構成により基準タイミング信号発生器１０３
から出力された基準タイミング信号は信号分配器４００
で分配され、ケーブルに１〜Ｋｎを通じてボードＢ１〜
Ｂｎの各入力端子Ｔ１〜Ｔｎに人力され、校正用タイミ
ング信号供給路ＣＬＩ〜ＣＬｎを通じて共通接続点Ｘ１
〜Ｘｎに供給される。
から出力された基準タイミング信号は信号分配器４００
で分配され、ケーブルに１〜Ｋｎを通じてボードＢ１〜
Ｂｎの各入力端子Ｔ１〜Ｔｎに人力され、校正用タイミ
ング信号供給路ＣＬＩ〜ＣＬｎを通じて共通接続点Ｘ１
〜Ｘｎに供給される。
この基準タイミング信号の供給路に設けた遅延素子ＶＲ
Ａ １〜ＶＲＡ ｎ及びＶＲＢ １〜ＶＲＡ ｎは工場
出荷時に、共通接続点Ｘ１〜Ｘｎに位相が合致した基準
タイミング信号を与えることができるように校正される
。
Ａ １〜ＶＲＡ ｎ及びＶＲＢ １〜ＶＲＡ ｎは工場
出荷時に、共通接続点Ｘ１〜Ｘｎに位相が合致した基準
タイミング信号を与えることができるように校正される
。
爾後実用中に信号取込回路系ＣＰＩ〜ＣＰｎと駆動回路
系ＤＲＩ〜ＤＲｎのタイミング調整を行なう場合に、こ
の基準タイミング信号供給路を校正用の基準として用い
てタイミング調整を行なっている。
系ＤＲＩ〜ＤＲｎのタイミング調整を行なう場合に、こ
の基準タイミング信号供給路を校正用の基準として用い
てタイミング調整を行なっている。
つまり信号取込回路系ＣＰＩ〜ＣＰｎのタイミング調整
は次のようにして行なわれる。
は次のようにして行なわれる。
信号分配器４００と校正用タイミング信号供給路ＣＬＩ
〜ＣＬｎを通じて共通接続点Ｘ１〜Ｘｎに基準タイミン
グ信号を与える。
〜ＣＬｎを通じて共通接続点Ｘ１〜Ｘｎに基準タイミン
グ信号を与える。
この基準タイミング信号を信号取込回路系ＣＰ１−ＣＰ
ｎに取込み、その取込んだ基準タイミング信号をＩＣ試
験装置本体１００に送り、各チャンネルの遅延量の差を
検出し、その遅延量の差が全てゼロになるように信号取
込回路系ＣＰＩ〜ＣＰｎに設けた可変遅延素子（特に図
示しない）を調整する。
ｎに取込み、その取込んだ基準タイミング信号をＩＣ試
験装置本体１００に送り、各チャンネルの遅延量の差を
検出し、その遅延量の差が全てゼロになるように信号取
込回路系ＣＰＩ〜ＣＰｎに設けた可変遅延素子（特に図
示しない）を調整する。
この調整によって信号取込回路系ＣＰＩ〜ＣＰｎの遅延
量が一定値に揃えられる。
量が一定値に揃えられる。
次に駆動回路系ＤＲＬ〜ＤＲｎからタイミング信号を出
力し、このタイミング信号を信号取込回路系ＣＰＩ〜Ｃ
Ｐｎで取込む。
力し、このタイミング信号を信号取込回路系ＣＰＩ〜Ｃ
Ｐｎで取込む。
信号取込回路系ＣＰＩ〜ＣＰｎで取込んだタイミング信
号の遅延量の差が全てのチャンネルにわたってゼロにな
るように今度は駆動回路系ＤＲＩ〜ＤＲ２に設けた可変
遅延素子を調整する。この調整によって駆動回路系ＤＲ
Ｉ〜ＤＲｎの遅延量が校正される。
号の遅延量の差が全てのチャンネルにわたってゼロにな
るように今度は駆動回路系ＤＲＩ〜ＤＲ２に設けた可変
遅延素子を調整する。この調整によって駆動回路系ＤＲ
Ｉ〜ＤＲｎの遅延量が校正される。
「発明が解決しようとする課題」
従来は分配器４００とケーブルに１〜Ｋｎ及び各ボード
８１〜Ｂｎに設けた校正用タイミング信号供給路ＣＬＩ
〜ＣＬｎを通じて共通接続点Ｘ１〜Ｘｎに校正用基準タ
イミング信号を与え、信号取込回路系ＣＰＩ−ＣＰｎの
遅延時間を校正したから、信号分配器４００における遅
延時間調整誤差、ボードＢ１〜Ｂｎ上に設けた校正用タ
イミング信号供給路ＣＬＩ〜ＣＬｎの遅延時間調整誤差
、ケーブルに１〜Ｋｎの伝搬延時間の誤差が累積されて
しまいこれにより信号取込回路系ＣＰＩ〜ＣＰｎのタイ
ミング調整を高精度に調整できない欠点がある。
８１〜Ｂｎに設けた校正用タイミング信号供給路ＣＬＩ
〜ＣＬｎを通じて共通接続点Ｘ１〜Ｘｎに校正用基準タ
イミング信号を与え、信号取込回路系ＣＰＩ−ＣＰｎの
遅延時間を校正したから、信号分配器４００における遅
延時間調整誤差、ボードＢ１〜Ｂｎ上に設けた校正用タ
イミング信号供給路ＣＬＩ〜ＣＬｎの遅延時間調整誤差
、ケーブルに１〜Ｋｎの伝搬延時間の誤差が累積されて
しまいこれにより信号取込回路系ＣＰＩ〜ＣＰｎのタイ
ミング調整を高精度に調整できない欠点がある。
またこの信号取込回路系ＣＰＩ〜ＣＰｎを使って駆動回
路系ＤＲ１＝ＤＲｎのタイミング調整を行なうから駆動
回路系ＤＲＩ〜ＤＲｎのタイミング調整も高精度に行な
うことができない欠点がある。
路系ＤＲ１＝ＤＲｎのタイミング調整を行なうから駆動
回路系ＤＲＩ〜ＤＲｎのタイミング調整も高精度に行な
うことができない欠点がある。
この発明の目的は分配器４００、校正用タイミング信号
供給路ＣＬ１〜ＣＬｎ、ケーブルＫｌ〜Ｋｎから成る基
準タイミング信号供給回路を精度よく校正することがで
き、これによって信号取込回路系ＣＰ１〜ＣＰｎ及び駆
動回路系ＤＲ１〜ＤＲｎのタイミング調整を精度よく行
なうことができるＩＣ試験装置を提供しようとするもの
である。
供給路ＣＬ１〜ＣＬｎ、ケーブルＫｌ〜Ｋｎから成る基
準タイミング信号供給回路を精度よく校正することがで
き、これによって信号取込回路系ＣＰ１〜ＣＰｎ及び駆
動回路系ＤＲ１〜ＤＲｎのタイミング調整を精度よく行
なうことができるＩＣ試験装置を提供しようとするもの
である。
「課題を解決するための手段」
この発明では、被試験ＩＣを試験装置との間に介在され
るテストヘッドに実装された複数のボードと、 この複数のボードに実装され、被試験ＩＣに試験パター
ン信号を与える複数の駆動回路系と、この複数の駆動回
路系の各出力端子に入力端子が接続され、被試験ＩＣが
出力モードで動作するとき、被試験ＩＣが出力する信号
を取込んで試験装置本体に送り込む複数の信号取込回路
系と、基準タイミング信号を少なくともボードの数に相
当する数の信号に分配する第１信号分配器と、この第１
信号分配器に実装され各分配される信号に任意の遅延量
を与える可変遅延素子と、複数のボードのそれぞれに設
けられ、第１信号分配器で分配された基準タイミング信
号を受取る入力端子と、 この入力端子に与えられた基準タイミング信号に適当な
遅延量を与えて同一時点に駆動回路系と信号取込回路系
との共通接続点に基準タイミング信号を与える複数の校
正用タイミング信号供給路と、 を具備して成るＩＣ試験装置において、複数のボードの
それぞれの入出力端子に校正用基準タイミング信号を与
えるタイミング校正用治具を設け、このタイミング校正
用治具を用いて校正用基準タイミング信号を各ボードの
入出力端子に直接供給することができるように構成した
ものである。
るテストヘッドに実装された複数のボードと、 この複数のボードに実装され、被試験ＩＣに試験パター
ン信号を与える複数の駆動回路系と、この複数の駆動回
路系の各出力端子に入力端子が接続され、被試験ＩＣが
出力モードで動作するとき、被試験ＩＣが出力する信号
を取込んで試験装置本体に送り込む複数の信号取込回路
系と、基準タイミング信号を少なくともボードの数に相
当する数の信号に分配する第１信号分配器と、この第１
信号分配器に実装され各分配される信号に任意の遅延量
を与える可変遅延素子と、複数のボードのそれぞれに設
けられ、第１信号分配器で分配された基準タイミング信
号を受取る入力端子と、 この入力端子に与えられた基準タイミング信号に適当な
遅延量を与えて同一時点に駆動回路系と信号取込回路系
との共通接続点に基準タイミング信号を与える複数の校
正用タイミング信号供給路と、 を具備して成るＩＣ試験装置において、複数のボードの
それぞれの入出力端子に校正用基準タイミング信号を与
えるタイミング校正用治具を設け、このタイミング校正
用治具を用いて校正用基準タイミング信号を各ボードの
入出力端子に直接供給することができるように構成した
ものである。
この発明の構成によればタイミング校正用治具を予め校
正しておくことによって、正確に位相が合致した基準タ
イミング信号を各ボードの入出力端子に与えることがで
きる。
正しておくことによって、正確に位相が合致した基準タ
イミング信号を各ボードの入出力端子に与えることがで
きる。
この結果この基準タイミング信号を使って信号取込回路
系のタイミング誤差を校正することによって信号取込回
路系を精度よく校正することができる。
系のタイミング誤差を校正することによって信号取込回
路系を精度よく校正することができる。
次に精度よく校正された信号取込回路系を基準に使って
信号分配器に設けた可変遅延素子と校正用タイミング信
号供給路に設けた可変遅延素子の遅延量を調整し、基準
タイミング信号供給系のタイミングを校正する。
信号分配器に設けた可変遅延素子と校正用タイミング信
号供給路に設けた可変遅延素子の遅延量を調整し、基準
タイミング信号供給系のタイミングを校正する。
従って基準タイミング信号供給系路は信号取込回路系と
同様に精度よく校正される。よって爾後においてこの基
準タイミング信号供給系路を使って行なう信号取込回路
系のタイミング校正及び駆動回路系のタイミング校正を
精度良く行なうことができる。
同様に精度よく校正される。よって爾後においてこの基
準タイミング信号供給系路を使って行なう信号取込回路
系のタイミング校正及び駆動回路系のタイミング校正を
精度良く行なうことができる。
「実施例」
第１図にこの発明の一実施例を示す。図中１００はＩＣ
試験装置本体、２００はテストヘッド、４００は第１信
号分配器を示す。
試験装置本体、２００はテストヘッド、４００は第１信
号分配器を示す。
この発明においてはタイミング調整用の治具５００を設
げる。治具５００は第２信号分配器５０１と、この第２
信号分配器５０１で分配した基準タイミング信号をテス
トヘッド２００を構成する各ボードＢ１〜Ｂｎの入出力
端子００１〜ＯＵｎに与える可変遅延素子ＶＲＣ１〜Ｖ
ＲＣｎとによって構成することができる。
げる。治具５００は第２信号分配器５０１と、この第２
信号分配器５０１で分配した基準タイミング信号をテス
トヘッド２００を構成する各ボードＢ１〜Ｂｎの入出力
端子００１〜ＯＵｎに与える可変遅延素子ＶＲＣ１〜Ｖ
ＲＣｎとによって構成することができる。
タイミング調整用治具５００の信号分配器５０１には第
１信号分配器４００に与えるのと同じ基準タイミング信
号を与え、この基準タイミング信号を少なくとも各ボー
ドＢ１〜Ｂｎが具備した入出力端子０［Ｊ１〜ＯＵｎの
数に対応した数の信号に分配し、その分配したタイミン
グ信号を可変遅延素子ＶＲＣｌ −ＶＲＣｎを通じて各
ボードＢｌ〜Ｂｎの入出力端子ＯＵＩ〜ＯＵｎに与える
。
１信号分配器４００に与えるのと同じ基準タイミング信
号を与え、この基準タイミング信号を少なくとも各ボー
ドＢ１〜Ｂｎが具備した入出力端子０［Ｊ１〜ＯＵｎの
数に対応した数の信号に分配し、その分配したタイミン
グ信号を可変遅延素子ＶＲＣｌ −ＶＲＣｎを通じて各
ボードＢｌ〜Ｂｎの入出力端子ＯＵＩ〜ＯＵｎに与える
。
タイミング調整用治具５００の可変遅延素子ＶＲＣＩ〜
ＶＲＣｎの遅延量を予め校正しておき、可変遅延素子Ｖ
ＲＣ１〜ＶＲＣｎを通して出力する基準タイミング信号
の位相を合致させておく。
ＶＲＣｎの遅延量を予め校正しておき、可変遅延素子Ｖ
ＲＣ１〜ＶＲＣｎを通して出力する基準タイミング信号
の位相を合致させておく。
この調整は第２信号分配器５０１までのケーブル５０２
が共通であることと、遅延素子ＶＲＣｌ〜ＶＲＣｎと入
出力端子ＯＵＩ〜ＯＵｎを接続するケーブルを短かくで
きることから精度よく行なうことができる。
が共通であることと、遅延素子ＶＲＣｌ〜ＶＲＣｎと入
出力端子ＯＵＩ〜ＯＵｎを接続するケーブルを短かくで
きることから精度よく行なうことができる。
初期の出荷調整時にタイミング調整用治具５００を使っ
て信号取込回路系ＣＰＩ〜ＣＰｎのタイミングを調整す
る。この調整は信号取込回路系ＣＰ１〜ＣＰｎに設けた
可変遅延素子（特に図示しない）を調整して、例えばス
トローブパルスのタイミングを調整し信号の読込のタイ
ミングを調整する。
て信号取込回路系ＣＰＩ〜ＣＰｎのタイミングを調整す
る。この調整は信号取込回路系ＣＰ１〜ＣＰｎに設けた
可変遅延素子（特に図示しない）を調整して、例えばス
トローブパルスのタイミングを調整し信号の読込のタイ
ミングを調整する。
この調整により信号取込回路系ＣＰＩ〜ＣＰｎのタイミ
ングが初期調整され、この信号取込回路系ＣＰＩ−ＣＰ
ｎを基準として第１信号分配器４００と、ケーブルＫｌ
−Ｋｎと、校正用タイミング信号供給路ＣＬＩ〜ＣＬｎ
の校正を行なう。
ングが初期調整され、この信号取込回路系ＣＰＩ−ＣＰ
ｎを基準として第１信号分配器４００と、ケーブルＫｌ
−Ｋｎと、校正用タイミング信号供給路ＣＬＩ〜ＣＬｎ
の校正を行なう。
この校正は第１信号分配器４００に設けた可変遅延素子
ＶＲＡ １〜ＶＲＡ ｎと、各ボードＢｌ〜Ｂｎに設け
た校正用タイミング信号供給路ＣＬＩ〜ＣＬｎの可変遅
延素子ＶＲＢ １〜ＶＲＢ ｎを調整し、この糸路を通
って信号取込回路系ＣＰ１〜ＣＰｎに取込まれ、信号取
込回路系ＣＰＩ〜ＣＰｎの出力のタイミングが全てのチ
ャンネルが一致するように調整する。
ＶＲＡ １〜ＶＲＡ ｎと、各ボードＢｌ〜Ｂｎに設け
た校正用タイミング信号供給路ＣＬＩ〜ＣＬｎの可変遅
延素子ＶＲＢ １〜ＶＲＢ ｎを調整し、この糸路を通
って信号取込回路系ＣＰ１〜ＣＰｎに取込まれ、信号取
込回路系ＣＰＩ〜ＣＰｎの出力のタイミングが全てのチ
ャンネルが一致するように調整する。
この調整によって基準タイミング信号供給系路のタイミ
ング誤差が校正され、爾後はこの基準タイミング信号供
給系路を基準に信号取込回路系ＣＰ１〜ＣＰｎと駆動回
路系ＤＲ１−ＤＲｎのタイミングを校正する。
ング誤差が校正され、爾後はこの基準タイミング信号供
給系路を基準に信号取込回路系ＣＰ１〜ＣＰｎと駆動回
路系ＤＲ１−ＤＲｎのタイミングを校正する。
「発明の効果」
以上説明したように、この発明によればタイミング校正
用治具５００を設けることによって常時校正の基準とし
て使用するタイミング信号供給系路の校正を正確に行な
うことができる。
用治具５００を設けることによって常時校正の基準とし
て使用するタイミング信号供給系路の校正を正確に行な
うことができる。
従って日常、治具によって校正されたタイミング信号供
給系路を使って信号取込回路系ＣＰＩ〜ＣＰｎを校正す
ることによって信号取込回路系ＣＰｌ＝ＣＰｎを精度よ
く校正することができ、この結果駆動回路系ＤＲＩ〜Ｄ
Ｒｎのタイミング校正も精度よく行なうことができる。
給系路を使って信号取込回路系ＣＰＩ〜ＣＰｎを校正す
ることによって信号取込回路系ＣＰｌ＝ＣＰｎを精度よ
く校正することができ、この結果駆動回路系ＤＲＩ〜Ｄ
Ｒｎのタイミング校正も精度よく行なうことができる。
また時には治具５００を使って校正用タイミング信号供
給系路のタイミングを校正することにより校正用タイミ
ング信号供給路の経時変化によるタイミング誤差を校正
することができる。よって常に校正用タイミング信号供
給系路の基準値を正しく維持させることができる利点が
得られる。
給系路のタイミングを校正することにより校正用タイミ
ング信号供給路の経時変化によるタイミング誤差を校正
することができる。よって常に校正用タイミング信号供
給系路の基準値を正しく維持させることができる利点が
得られる。
尚上述では特に説明しなかったが、第１信号分配器４０
０に設けた可変遅延素子ＶＲＡ １〜ＶＲＡ ｎと校正
用タイミング信号供給路ＣＬＩ〜ＣＬｎに設けた可変遅
延素子ＶＲＢ １〜ＶＲＢｎの遅延量をＩＣ試験装置本
体１００に設けた制御器１０４によって自動的に調整さ
せるように構成すれば校正用タイミング信号供給系路の
タイミング調整を自動的に行なわせることができ便利で
ある。
０に設けた可変遅延素子ＶＲＡ １〜ＶＲＡ ｎと校正
用タイミング信号供給路ＣＬＩ〜ＣＬｎに設けた可変遅
延素子ＶＲＢ １〜ＶＲＢｎの遅延量をＩＣ試験装置本
体１００に設けた制御器１０４によって自動的に調整さ
せるように構成すれば校正用タイミング信号供給系路の
タイミング調整を自動的に行なわせることができ便利で
ある。
第１図はこの発明の一実施例を説明するためのブロック
図、第２図は従来の技術を説明するためのブロック図で
ある。 １００：ＩＣ試験装置本体、１０１：パターン発生器、
１０２：論理比較器、１０３：基準タイミング信ぢ発生
器、２００：テストヘッド、Ｂ１〜Ｂｎ：ボード、ＶＲ
Ａ １〜ＶＲＡ ｎ及びＶＲＢ １〜ＶＲＢ ｎ ：可
変遅延素子、４００：第１信号分配器、５００：タイミ
ング調整治具。
図、第２図は従来の技術を説明するためのブロック図で
ある。 １００：ＩＣ試験装置本体、１０１：パターン発生器、
１０２：論理比較器、１０３：基準タイミング信ぢ発生
器、２００：テストヘッド、Ｂ１〜Ｂｎ：ボード、ＶＲ
Ａ １〜ＶＲＡ ｎ及びＶＲＢ １〜ＶＲＢ ｎ ：可
変遅延素子、４００：第１信号分配器、５００：タイミ
ング調整治具。
Claims (1)
- （１）Ａ、被試験ＩＣと試験装置との間に介在されるテ
ストヘッドに実装された複数のボードと、 この複数のボードに実装され、被試験ＩＣに試験パター
ン信号を与える複数の駆動回路系と、 この複数の駆動回路系の各出力端子に入力端子が接続さ
れ、被試験ＩＣが出力モードで動作するとき、被試験Ｉ
Ｃが出力する信号を取込んで試験装置本体に送り込む複
数の信号取込回路系と、 基準タイミング信号を少なくとも上記ボードの数に相当
する数の信号に分配する第１信号分配器と、 この第１信号分配器に実装され各分配される信号に任意
の遅延量を与える可変遅延素子と、 上記複数のボードのそれぞれに設けられ、 上記第１信号分配器で分配された基準タイミング信号を
受取る入力端子と、 この入力端子に与えられた基準タイミング信号に適当な
遅延量を与えて同一時点に上記駆動回路系と信号取込回
路系との共通接続点に基準タイミング信号を与える複数
の校正用タイミング信号供給路と、 を具備して成るＩＣ試験装置において、 Ｂ、上記複数のボードのそれぞれの入出力端子に校正用
基準タイミング信号を直接与えるタイミング校正用治具
を設けたことを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273423A JP2862288B2 (ja) | 1989-10-20 | 1989-10-20 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273423A JP2862288B2 (ja) | 1989-10-20 | 1989-10-20 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03135779A true JPH03135779A (ja) | 1991-06-10 |
| JP2862288B2 JP2862288B2 (ja) | 1999-03-03 |
Family
ID=17527695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273423A Expired - Lifetime JP2862288B2 (ja) | 1989-10-20 | 1989-10-20 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862288B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406198A (en) * | 1992-06-05 | 1995-04-11 | Hitachi, Ltd. | Digital circuitry apparatus |
| JP2008122310A (ja) * | 2006-11-15 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ、タイミング校正方法 |
-
1989
- 1989-10-20 JP JP1273423A patent/JP2862288B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406198A (en) * | 1992-06-05 | 1995-04-11 | Hitachi, Ltd. | Digital circuitry apparatus |
| US5438259A (en) * | 1992-06-05 | 1995-08-01 | Hitachi, Ltd. | Digital circuitry apparatus |
| JP2008122310A (ja) * | 2006-11-15 | 2008-05-29 | Yokogawa Electric Corp | デバイステスタ、タイミング校正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2862288B2 (ja) | 1999-03-03 |
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