JPH0313773B2 - - Google Patents
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- JPH0313773B2 JPH0313773B2 JP59264048A JP26404884A JPH0313773B2 JP H0313773 B2 JPH0313773 B2 JP H0313773B2 JP 59264048 A JP59264048 A JP 59264048A JP 26404884 A JP26404884 A JP 26404884A JP H0313773 B2 JPH0313773 B2 JP H0313773B2
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- JP
- Japan
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- circuit
- signal
- channel
- output
- phase
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、クラスパーシヤルレスポンス符号
によつて多チヤネル信号を時分割多重伝送する伝
送方式の受信側における多チヤネル分離装置のチ
ヤネル同期回路に関する。
によつて多チヤネル信号を時分割多重伝送する伝
送方式の受信側における多チヤネル分離装置のチ
ヤネル同期回路に関する。
従来技術
従来、クラスパーシヤルレスポンス符号伝送
方式においては、複数チヤネルの信号をクラス
パーシヤルレスポンス符号化し、該符号系列に特
定のパターンが発生しかつ一定周期の特定のタイ
ムスロツトで送信側でバイオレーシヨンを与えて
送出し、受信側ではクラスパーシヤルレスポン
ス符号則に照らして特徴的に検出される２個連続
のバイオレーシヨンを利用してチヤネル同期をと
るようにしている（特願昭58−45314号参照）。し
かし、従来の同期回路では、同期外れと判定した
後の受信タイミングの位相制御方法として、先ず
１ステツプ位相を動かした後、未だ位相外れ状態
が継続している場合は、さらに１ステツプ位相を
動かし、同期がとれるまで同様な動作を繰返すと
いう方法を用いている。同期情報は、送信側で前
記特定のパターンが検出されたときに（かつ特定
のタイムスロツトで）のみ送られるため、受信側
で同期情報（２個連続バイオレーシヨン）が得ら
れる間隔は不定であり、かなり長時間検出されな
い場合もある。このため、従来の同期回路では、
同期引込み時間が非常に長くなる場合が発生する
という欠点がある。
方式においては、複数チヤネルの信号をクラス
パーシヤルレスポンス符号化し、該符号系列に特
定のパターンが発生しかつ一定周期の特定のタイ
ムスロツトで送信側でバイオレーシヨンを与えて
送出し、受信側ではクラスパーシヤルレスポン
ス符号則に照らして特徴的に検出される２個連続
のバイオレーシヨンを利用してチヤネル同期をと
るようにしている（特願昭58−45314号参照）。し
かし、従来の同期回路では、同期外れと判定した
後の受信タイミングの位相制御方法として、先ず
１ステツプ位相を動かした後、未だ位相外れ状態
が継続している場合は、さらに１ステツプ位相を
動かし、同期がとれるまで同様な動作を繰返すと
いう方法を用いている。同期情報は、送信側で前
記特定のパターンが検出されたときに（かつ特定
のタイムスロツトで）のみ送られるため、受信側
で同期情報（２個連続バイオレーシヨン）が得ら
れる間隔は不定であり、かなり長時間検出されな
い場合もある。このため、従来の同期回路では、
同期引込み時間が非常に長くなる場合が発生する
という欠点がある。
特に、多重化チヤネル数が多い場合は、位相制
御のステツプ数が多くなるため、位相引込み時間
が極めて長くなる。
御のステツプ数が多くなるため、位相引込み時間
が極めて長くなる。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、
１回の位相制御で同期引込みを完了することがで
きるようにした多チヤネル分離装置のチヤネル同
期回路を提供することにある。
１回の位相制御で同期引込みを完了することがで
きるようにした多チヤネル分離装置のチヤネル同
期回路を提供することにある。
発明の構成
本発明の多チヤネル分離装置のチヤネル同期回
路は、送信側で複数のチヤネル信号をクラスパ
ーシヤルレスポンス符号化し、該符号系列の特定
のパターンで、かつ一定周期の特定のタイムスロ
ツトでバイオレーシヨンを与えて伝送する手段を
備え、受信側の多チヤネル分離回路でこのバイオ
レーシヨンを検出することによつて同期をとつて
多チヤネルの分離を行う手段を備えた時分割多重
方式において、 受信側の多チヤネル分離装置のチヤネル同期回
路に、受信信号に同期したクロツク信号を発生す
る受信タイミング発生回路と、アンドゲートを介
して入力される前記受信タイミング発生回路の出
力クロツクを分周して前記多チヤネル分離回路に
チヤネル信号分離用の多相クロツクを供給する分
周回路と、該分周回路の出力する多相クロツクの
同期外れを検出する同期外れ検出回路と、受信符
号系列中に特定のパターンを検出したとき基準位
相信号を出力する特定パターン検出回路と、前記
基準位相信号と前記分周回路の出力する特定位相
のクロツクとの位相差に応じて次の特定位相のク
ロツクを発生すべき時点までの所定の期間前記ア
ンドゲートをマスクする位相制御信号を発生する
位相制御信号発生回路とを備えたことを特徴とす
る。
路は、送信側で複数のチヤネル信号をクラスパ
ーシヤルレスポンス符号化し、該符号系列の特定
のパターンで、かつ一定周期の特定のタイムスロ
ツトでバイオレーシヨンを与えて伝送する手段を
備え、受信側の多チヤネル分離回路でこのバイオ
レーシヨンを検出することによつて同期をとつて
多チヤネルの分離を行う手段を備えた時分割多重
方式において、 受信側の多チヤネル分離装置のチヤネル同期回
路に、受信信号に同期したクロツク信号を発生す
る受信タイミング発生回路と、アンドゲートを介
して入力される前記受信タイミング発生回路の出
力クロツクを分周して前記多チヤネル分離回路に
チヤネル信号分離用の多相クロツクを供給する分
周回路と、該分周回路の出力する多相クロツクの
同期外れを検出する同期外れ検出回路と、受信符
号系列中に特定のパターンを検出したとき基準位
相信号を出力する特定パターン検出回路と、前記
基準位相信号と前記分周回路の出力する特定位相
のクロツクとの位相差に応じて次の特定位相のク
ロツクを発生すべき時点までの所定の期間前記ア
ンドゲートをマスクする位相制御信号を発生する
位相制御信号発生回路とを備えたことを特徴とす
る。
発明の実施例
次に、本発明について、図面を参照して詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示すブロツク図
である。すなわち、送信側で、特定のタイムスロ
ツトでしかも特定の符号系列パターンに対してバ
イオレーシヨンが与えられたクラスパーシヤル
レスポンス符号が受信信号ａとして復号分離化回
路１に入力される。受信信号ａは、７値（３，
２，１，０，−１，−２，−３）の多値信号である。
受信タイミング発生回路５は、受信信号ａに同期
したクロツク信号ｅを発生し、アンドゲート６を
通して分周回路７に供給する。分周回路７は、ク
ロツク信号ｅを分周して多相クロツク信号ｈを作
成して復号分離化回路１に供給し、復号分離化回
路１は該多相クロツク信号ｈを使用して受信信号
の復号およびチヤネル分離を行ない、チヤネル信
号ｂを出力する。多相クロツク信号ｈの特定位相
で出力される特定クロツク信号ｆの位相は、位相
制御信号発生回路８の制御によつて、受信信号ａ
の符号系列中に特定パターン（送信側で特定の符
号パターンにバイオレーシヨンが与えられて送出
された符号のパターン）が検出される位相と一致
するようになつている。本発明は、特定クロツク
信号ｆの同期外れに対してその位相を合わせるた
めの回路に関し、同期外れ検出回路４が同期外れ
を検出したとき、位相制御信号発生回路８が特定
パターン検出回路２の出力する基準位相信号ｃ
と、分周回路７から入力される特定クロツク信号
ｆとの位相差に応じて位相制御信号ｇをローレベ
ルとしてアンドゲート６を閉じることにより、１
度の位相制御で同期合せを行なうことができる。
である。すなわち、送信側で、特定のタイムスロ
ツトでしかも特定の符号系列パターンに対してバ
イオレーシヨンが与えられたクラスパーシヤル
レスポンス符号が受信信号ａとして復号分離化回
路１に入力される。受信信号ａは、７値（３，
２，１，０，−１，−２，−３）の多値信号である。
受信タイミング発生回路５は、受信信号ａに同期
したクロツク信号ｅを発生し、アンドゲート６を
通して分周回路７に供給する。分周回路７は、ク
ロツク信号ｅを分周して多相クロツク信号ｈを作
成して復号分離化回路１に供給し、復号分離化回
路１は該多相クロツク信号ｈを使用して受信信号
の復号およびチヤネル分離を行ない、チヤネル信
号ｂを出力する。多相クロツク信号ｈの特定位相
で出力される特定クロツク信号ｆの位相は、位相
制御信号発生回路８の制御によつて、受信信号ａ
の符号系列中に特定パターン（送信側で特定の符
号パターンにバイオレーシヨンが与えられて送出
された符号のパターン）が検出される位相と一致
するようになつている。本発明は、特定クロツク
信号ｆの同期外れに対してその位相を合わせるた
めの回路に関し、同期外れ検出回路４が同期外れ
を検出したとき、位相制御信号発生回路８が特定
パターン検出回路２の出力する基準位相信号ｃ
と、分周回路７から入力される特定クロツク信号
ｆとの位相差に応じて位相制御信号ｇをローレベ
ルとしてアンドゲート６を閉じることにより、１
度の位相制御で同期合せを行なうことができる。
位相制御信号発生回路８は、第２図に示すよう
に構成されている。すなわち、同期外れ信号ｄで
セツトされるフリツプフロツプ９と、Ｄ入力に入
力されたフリツプフロツプ９の出力信号ｉをイン
バータ回路１４の出力の立上りで読み込んで出力
ｊを出力するＤタイプのフリツフフロツプ１０
と、フリツプフロツプ９の出力信号ｉとフリツプ
フロツプ１０の出力ｊと特定クロツク信号ｆとを
入力するNAND回路１２と、Ｄ入力に入力され
たフリツプフロツプ１０の出力ｊをNAND回路
１２の出力によつて読込むＤタイプのフリツプフ
ロツプ１１と、クロツク信号ｅをカウントするバ
イナリーカウンタ１６と、基準位相信号ｃを反転
させて前記フリツフフロツプ１０のクロツク端子
Ｃにバイナリーカウンタ１６のリセツト端子Ｒに
入力させるインバータ回路１４と、バイナリーカ
ウンタ１６のQA出力をインバータ回路１５によ
つて反転させた信号とQB出力とQC出力と前記フ
リツプフロツプ１０の出力ｊとを入力する
NAND回路１３とから構成され、NAND回路１
３の出力するリセツトパルスｋによつて前記フリ
ツフフロツプ９，１０および１１をリセツトする
ようにしている。フリツフフロツプ１１の反転出
力端子から出力される位相制御信号ｇは、第１
図のアンドゲート６を開閉するための制御信号で
ある。
に構成されている。すなわち、同期外れ信号ｄで
セツトされるフリツプフロツプ９と、Ｄ入力に入
力されたフリツプフロツプ９の出力信号ｉをイン
バータ回路１４の出力の立上りで読み込んで出力
ｊを出力するＤタイプのフリツフフロツプ１０
と、フリツプフロツプ９の出力信号ｉとフリツプ
フロツプ１０の出力ｊと特定クロツク信号ｆとを
入力するNAND回路１２と、Ｄ入力に入力され
たフリツプフロツプ１０の出力ｊをNAND回路
１２の出力によつて読込むＤタイプのフリツプフ
ロツプ１１と、クロツク信号ｅをカウントするバ
イナリーカウンタ１６と、基準位相信号ｃを反転
させて前記フリツフフロツプ１０のクロツク端子
Ｃにバイナリーカウンタ１６のリセツト端子Ｒに
入力させるインバータ回路１４と、バイナリーカ
ウンタ１６のQA出力をインバータ回路１５によ
つて反転させた信号とQB出力とQC出力と前記フ
リツプフロツプ１０の出力ｊとを入力する
NAND回路１３とから構成され、NAND回路１
３の出力するリセツトパルスｋによつて前記フリ
ツフフロツプ９，１０および１１をリセツトする
ようにしている。フリツフフロツプ１１の反転出
力端子から出力される位相制御信号ｇは、第１
図のアンドゲート６を開閉するための制御信号で
ある。
次に、本実施例の動作について、第１図〜第４
図を参照して説明する。第３図および第４図は、
本実施例の各部信号を示すタイムチヤートであ
る。受信タイミング発生回路５は、受信信号ａに
同期して第３図Ａに示すようなクロツク信号ｅを
発生している。クロツク信号ｅはアンドゲート６
を通して分周回路７に入力され、分周回路７はク
ロツク信号ｅを分周して多相クロツク信号ｈを発
生して複号分離化回路１に供給している。多相ク
ロツク信号ｈは、６相のクロツクであり、その特
定位相のクロツク信号ｆは、同期外れ検出回路４
および位相制御信号発生回路８にも供給されてい
る。特定パターン検出回路２は、受信信号ａ系列
中に特定のパターンを検出したとき、同図Ｂに示
すような基準位相信号ｃを発生して同期外れ検出
回路４および位相制御信号発生回路８に出力す
る。上記特定パターンは、送信側で特定のパター
ンが検出され、かつ一定周期の特定タイムスロツ
トにおいて送信符号系列にバイオレーシヨンが付
加された信号のパターンであり、送信側で操作さ
れたバイオレーシヨンは、受信側においては２個
連続バイオレーシヨンとして検出され、伝送路上
で発生する雑音等によつて生じる単一のバイオレ
ーシヨンとは区別される。また、基準位相信号ｃ
は、送信側でバイオレーシヨン操作されたタイミ
ングを検出したものであり、その発生間隔は不定
であるが、発生のタイミングは多相クロツク信号
ｈの基準とされる。すなわち、特定クロツク信号
ｆは基準位相信号ｃに同期されるべきものであ
り、同期状態においては、基準位相信号ｃのパル
ス幅（クロツク信号ｅの周期の２倍）の後半部に
出力される。
図を参照して説明する。第３図および第４図は、
本実施例の各部信号を示すタイムチヤートであ
る。受信タイミング発生回路５は、受信信号ａに
同期して第３図Ａに示すようなクロツク信号ｅを
発生している。クロツク信号ｅはアンドゲート６
を通して分周回路７に入力され、分周回路７はク
ロツク信号ｅを分周して多相クロツク信号ｈを発
生して複号分離化回路１に供給している。多相ク
ロツク信号ｈは、６相のクロツクであり、その特
定位相のクロツク信号ｆは、同期外れ検出回路４
および位相制御信号発生回路８にも供給されてい
る。特定パターン検出回路２は、受信信号ａ系列
中に特定のパターンを検出したとき、同図Ｂに示
すような基準位相信号ｃを発生して同期外れ検出
回路４および位相制御信号発生回路８に出力す
る。上記特定パターンは、送信側で特定のパター
ンが検出され、かつ一定周期の特定タイムスロツ
トにおいて送信符号系列にバイオレーシヨンが付
加された信号のパターンであり、送信側で操作さ
れたバイオレーシヨンは、受信側においては２個
連続バイオレーシヨンとして検出され、伝送路上
で発生する雑音等によつて生じる単一のバイオレ
ーシヨンとは区別される。また、基準位相信号ｃ
は、送信側でバイオレーシヨン操作されたタイミ
ングを検出したものであり、その発生間隔は不定
であるが、発生のタイミングは多相クロツク信号
ｈの基準とされる。すなわち、特定クロツク信号
ｆは基準位相信号ｃに同期されるべきものであ
り、同期状態においては、基準位相信号ｃのパル
ス幅（クロツク信号ｅの周期の２倍）の後半部に
出力される。
第３図Ｃに示す特定クロツク信号ｆは、同期外
れの状態であり、正常よりもクロツク信号ｅのク
ロツク分遅れた位相で出力されている。
れの状態であり、正常よりもクロツク信号ｅのク
ロツク分遅れた位相で出力されている。
基準位相信号ｃは、第２図のインバータ回路１
４で反転されてフリツプフロツプ１０のクロツク
端子Ｃに印加されてその立上り時点が、フリツプ
フロツプ１０がフリツプフロツプ９の出力ｉを読
込むタイミングとされる。すなわち、基準位相信
号ｃの立下りがフリツプフロツプ１０の読込みタ
イミングである。今、同期外れ状態であるから、
基準位相信号ｃと特定クロツク信号ｆの位相は相
違しており、同期外れ検出回路４から基準位相信
号ｃの後半部で同図Ｄに示すような同期外れ信号
ｄ（負パルス）が出力されて第２図のフリツプフ
ロツプ９に入力され、フリツプフロツプ９がセツ
トされる。従つて、フリツプフロツプ９の出力信
号ｉは、第３図Ｅに示すように、ハイレベルにな
つている。同期外れ検出回路４は、他の任意の方
法で同期外れを検出するものであつても支障ない
ことは勿論である。従つて、同図Ｆに示すよう
に、基準位相信号ｃの立下り時点でフリツプフロ
ツプ１０がフリツプフロツプ９の出力信号ｉをセ
ツトしてその出力ｊをハイレベルとする。
NAND回路１２は、フリツプフロツプ９の出力
信号ｉおよびフリツプフロツプ１０の出力ｊがハ
イレベルの状態のとき特定クロツク信号ｆを反転
させてフリツプフロツプ１１のクロツク端子Ｃに
印加するから、フリツプフロツプ１１は特定クロ
ツク信号ｆの立下り時点でフリツプフロツプ１０
の出力ｊをセツトする。従つて、フリツプフロツ
プ１１の出力から出力される位相制御信号ｇ
は、同図Ｇに示すように特定クロツク信号ｆの立
下り時点でローレベルとなる。これによつて第１
図のアンドゲート６が閉じられて、分周回路７は
分周動作を停止する。
４で反転されてフリツプフロツプ１０のクロツク
端子Ｃに印加されてその立上り時点が、フリツプ
フロツプ１０がフリツプフロツプ９の出力ｉを読
込むタイミングとされる。すなわち、基準位相信
号ｃの立下りがフリツプフロツプ１０の読込みタ
イミングである。今、同期外れ状態であるから、
基準位相信号ｃと特定クロツク信号ｆの位相は相
違しており、同期外れ検出回路４から基準位相信
号ｃの後半部で同図Ｄに示すような同期外れ信号
ｄ（負パルス）が出力されて第２図のフリツプフ
ロツプ９に入力され、フリツプフロツプ９がセツ
トされる。従つて、フリツプフロツプ９の出力信
号ｉは、第３図Ｅに示すように、ハイレベルにな
つている。同期外れ検出回路４は、他の任意の方
法で同期外れを検出するものであつても支障ない
ことは勿論である。従つて、同図Ｆに示すよう
に、基準位相信号ｃの立下り時点でフリツプフロ
ツプ１０がフリツプフロツプ９の出力信号ｉをセ
ツトしてその出力ｊをハイレベルとする。
NAND回路１２は、フリツプフロツプ９の出力
信号ｉおよびフリツプフロツプ１０の出力ｊがハ
イレベルの状態のとき特定クロツク信号ｆを反転
させてフリツプフロツプ１１のクロツク端子Ｃに
印加するから、フリツプフロツプ１１は特定クロ
ツク信号ｆの立下り時点でフリツプフロツプ１０
の出力ｊをセツトする。従つて、フリツプフロツ
プ１１の出力から出力される位相制御信号ｇ
は、同図Ｇに示すように特定クロツク信号ｆの立
下り時点でローレベルとなる。これによつて第１
図のアンドゲート６が閉じられて、分周回路７は
分周動作を停止する。
一方、第４図Ａに示す、基準位相信号ｃによつ
てインバータ回路１４の出力がローレベルとなつ
てバイナリーカウンタ１６が一旦リセツトされた
後、バイナリーカウンタ１６がクロツク信号ｅの
カウントを開始する。バイナリーカウンタ１６が
クロツク信号ｅの６パルス目をカウントしたとき
バイナリーカウンタ１６のQA，QB，QC出力が
同図Ｄ，Ｅ，Ｆに示すようにそれぞれ“０，１，
１”となり、NAND回路１３からローレベルの
リセツトパルスｋが出力される。これにより、第
２図のフリツプフロツプ９〜１１がリセツトされ
て、位相制御信号ｇは再びハイレベルとなり、第
１図のアンドゲート６が開かれて分周回路７はク
ロツク信号ｅのカウントを再開する。すなわち、
分周回路７はクロツク信号ｅの５パルス期間だけ
カウントを停止し、11パルス目で次の特定位相ク
ロツク信号ｆを出力する（第３図Ｃまたは第４図
Ｃ参照）。なお、フリツプフロツプ１０のリセツ
トによりNAND回路１３の出力は直ちにハイレ
ベルに復帰するからリセツトパルスｋは狭い幅の
負パルスとなつている。
てインバータ回路１４の出力がローレベルとなつ
てバイナリーカウンタ１６が一旦リセツトされた
後、バイナリーカウンタ１６がクロツク信号ｅの
カウントを開始する。バイナリーカウンタ１６が
クロツク信号ｅの６パルス目をカウントしたとき
バイナリーカウンタ１６のQA，QB，QC出力が
同図Ｄ，Ｅ，Ｆに示すようにそれぞれ“０，１，
１”となり、NAND回路１３からローレベルの
リセツトパルスｋが出力される。これにより、第
２図のフリツプフロツプ９〜１１がリセツトされ
て、位相制御信号ｇは再びハイレベルとなり、第
１図のアンドゲート６が開かれて分周回路７はク
ロツク信号ｅのカウントを再開する。すなわち、
分周回路７はクロツク信号ｅの５パルス期間だけ
カウントを停止し、11パルス目で次の特定位相ク
ロツク信号ｆを出力する（第３図Ｃまたは第４図
Ｃ参照）。なお、フリツプフロツプ１０のリセツ
トによりNAND回路１３の出力は直ちにハイレ
ベルに復帰するからリセツトパルスｋは狭い幅の
負パルスとなつている。
第３図Ｃに点線で示した特定クロツク信号ｆ
は、正規の位相より３クロツク遅れている場合を
示すが、この場合は位相制御信号ｇがローレベル
になる時点が、同図Ｇに点線で示す位置となり、
一方リセツトパルスｋの出力時点は同じであるか
ら、位相制御信号ｇのローレベルの期間はクロツ
ク信号ｅの３クロツク分となる。従つて、分周回
路７は、３クロツク期間だけクロツク信号ｅのカ
ウントを停止して９クロツク目で次の特定クロツ
ク信号ｆを出力することになる。上記いずれの場
合も、次に出力される特定クロツク信号ｆは正し
い位相で出力され、同期状態は回復される。
は、正規の位相より３クロツク遅れている場合を
示すが、この場合は位相制御信号ｇがローレベル
になる時点が、同図Ｇに点線で示す位置となり、
一方リセツトパルスｋの出力時点は同じであるか
ら、位相制御信号ｇのローレベルの期間はクロツ
ク信号ｅの３クロツク分となる。従つて、分周回
路７は、３クロツク期間だけクロツク信号ｅのカ
ウントを停止して９クロツク目で次の特定クロツ
ク信号ｆを出力することになる。上記いずれの場
合も、次に出力される特定クロツク信号ｆは正し
い位相で出力され、同期状態は回復される。
本実施例は、同期外れ後に１回目の特定パター
ンを検出したときに発生する基準位相信号ｃと特
定クロツク信号ｆとの位相差に応じて多相クロツ
ク信号ｈの位相制御を行なうことにより、迅速に
同期復帰できるという効果がある。
ンを検出したときに発生する基準位相信号ｃと特
定クロツク信号ｆとの位相差に応じて多相クロツ
ク信号ｈの位相制御を行なうことにより、迅速に
同期復帰できるという効果がある。
発明の効果
以上のように、本発明においては、同期外れ後
に１回目の特定パターンを検出したとき基準位相
信号を出力し、該基準位相信号と特定クロツク信
号との位相差に応じて多相クロツク信号に位相制
御を行なうように構成したから、同期外れ時にお
いて迅速に同期回復できるという効果がある。
に１回目の特定パターンを検出したとき基準位相
信号を出力し、該基準位相信号と特定クロツク信
号との位相差に応じて多相クロツク信号に位相制
御を行なうように構成したから、同期外れ時にお
いて迅速に同期回復できるという効果がある。
第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例の位相制御信号発生回路の構
成例を示すブロツク図、第３図および第４図は上
記実施例の各部信号の一例を示すタイムチヤート
である。 図において、１：復号分離化回路、２：特定パ
ターン検出回路、４：同期外れ検出回路、５：受
信タイミング発生回路、６：アンドゲート、７：
分周回路、８：位相制御信号発生回路、９〜１
１：フリツプフロツプ、１２，１３：NAND回
路、１４，１５…インバータ回路、１６：バイナ
リーカウンタ。
第２図は上記実施例の位相制御信号発生回路の構
成例を示すブロツク図、第３図および第４図は上
記実施例の各部信号の一例を示すタイムチヤート
である。 図において、１：復号分離化回路、２：特定パ
ターン検出回路、４：同期外れ検出回路、５：受
信タイミング発生回路、６：アンドゲート、７：
分周回路、８：位相制御信号発生回路、９〜１
１：フリツプフロツプ、１２，１３：NAND回
路、１４，１５…インバータ回路、１６：バイナ
リーカウンタ。
Claims (1)
- 【特許請求の範囲】 １ 送信側で複数のチヤネル信号をクラスパー
シヤルレスポンス符号化し、該符号系列の特定の
パターンで、かつ一定周期の特定のタイムスロツ
トでバイオレーシヨンを与えて伝送する手段を備
え、 受信側の多チヤネル分離回路でこのバイオレー
シヨンを検出することによつて同期をとつて多チ
ヤネルの分離を行う手段を備えた 時分割多重方式において、 受信側の多チヤネル分離装置のチヤネル同期回
路に、 受信信号に同期したクロツク信号を発生する受
信タイミング発生回路と、 アンドゲートを介して入力される前記受信タイ
ミング発生回路の出力クロツクを分周して前記多
チヤネル分離回路にチヤネル信号分離用の多相ク
ロツクを供給する分周回路と、 該分周回路の出力する多相クロツクの同期外れ
を検出する同期外れ検出回路と、 受信符号系列中に特定のパターンを検出したと
き基準位相信号を出力する特定パターン検出回路
と、 前記基準位相信号と前記分周回路の出力する特
定位相のクロツクとの位相差に応じて次の特定位
相のクロツクを発生すべき時点までの所定の期間
前記アンドゲートをマスクする位相制御信号を発
生する位相制御信号発生回路と を備えたことを特徴とする多チヤネル分離装置の
チヤネル同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264048A JPS61142834A (ja) | 1984-12-14 | 1984-12-14 | 多チヤネル分離装置のチヤネル同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264048A JPS61142834A (ja) | 1984-12-14 | 1984-12-14 | 多チヤネル分離装置のチヤネル同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142834A JPS61142834A (ja) | 1986-06-30 |
| JPH0313773B2 true JPH0313773B2 (ja) | 1991-02-25 |
Family
ID=17397822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264048A Granted JPS61142834A (ja) | 1984-12-14 | 1984-12-14 | 多チヤネル分離装置のチヤネル同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142834A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9312124D0 (en) * | 1993-06-11 | 1993-07-28 | Inmos Ltd | Encoding digital data |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161816A (en) * | 1978-06-12 | 1979-12-21 | Kansai Electric Power Co Inc:The | Time-division type information transmission device |
| JPS57152257A (en) * | 1981-03-16 | 1982-09-20 | Nec Corp | Block synchronization system |
-
1984
- 1984-12-14 JP JP59264048A patent/JPS61142834A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61142834A (ja) | 1986-06-30 |
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