JPH03138572A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体素子、及び半導体素子を実装した回路基
板等の耐久試験を行なうための半導体試験装置に関する
ものである。

（従来の技術） 例えばパワートランジスタ等の半導体素子の耐久試験を
行なうための従来の半導体試験装置としては第５図に示
すようなものが知られている。

第５図に示す従来例では、パルス発生器１０１から第６
図に示すような所定周期のクロック信号ＣＫを同時に複
数の半導体素子ＴＡ、ＴＢ、・・・・・・ＴＮのそれぞ
れに与えている。従って被試験体である複数の半導体素
子ＴＡ、ＴＢ、・・・・・・、ＴＮはクロック信号ＯＫ
に基づいて同時に動作するようになっている。また各半
導体素子ＴＡ、ＴＢ、・・・・・・、ＴＮのそれぞれに
は対応する半導体素子の動作をモニタして、例えばＬＥ
Ｄ等を点灯させると共に、半導体素子の故障の発生時刻
等を自動的に検知するためのモニタ装置１０５と、対応
する半導体素子が動作したときに一定の電気的なストレ
スを与えるための負荷１０７とが接続されている。

具体的に説明すると、半導体素子ＴＡにはモニタ装置１
０５Ａと負荷１０７Ａとが接続され、半導体素子ＴＢに
はモニタ装置１０５Ｂと負荷１０７Ｂとが接続され、半
導体素子ＴＮにはモニタ装置１０５Ｎと負荷１０７Ｎと
が接続されている。

また、この従来例においては、常温もしくは恒温構内に
おいて無人で半導体素子の動作の耐久試験を行なうもの
であり、半導体素子ＴＡ、ＴＢ。

・・・・・・、ＴＮをオンさせると各半導体素子内での
発熱により温度が上昇することから、第６図に示すよう
にオン時間ＴＯｎの数倍から数十倍の長さのオフ時間Ｔ
ｏｆｆを設定している。

（発明が解決しようとする課題） しかしながら上述した従来例は、パルス発生器から出力
されるクロック信号ＧＫに基づいて複数の半導体素子を
同時に動作させるように構成しており、またそれぞれの
半導体素子毎にモニタ装置と大型で重石のある電力負荷
が必要となり、装置全体の重量及び容積が非常に大型化
してしまうという問題点を有していた。

また定格の異なる半導体素子を試験する場合には試験覆
る半導体素子に応じて負荷を交換する必要があり、この
交換に係る処理が煩雑であった。

本発明は上記課題に鑑みてなされたもので、更に小型化
及び軽量化を達成するようにした半導体試験装置を提供
することを目的とする。

［発明の構成コ （課題を解決するための手段） 上記目的を達成するための本発明が提供する手段は、複
数の被試験体に対、して各被試験体毎に出力タイミング
を異ならせて試験信号を送出する試験信号送出手段と、
この試験信号送出手段から送出される試験信号が印加さ
れる被試験体に負荷を付与する負荷手段と、前記被試験
体からそれぞれ出力される出力信号に異状が生じたとき
には前記試験信号送出手段からの試験信号の送出を停止
させる停止手段とを有して構成した。

（作用） 本発明は各被試験体毎に出力タイミングの異なる試験信
号が与えられる。従って各被試験体は該当する試験信号
によってのみ動作し、それぞれの被試験体の動作タイミ
ングが異なるようになっている。前述した試験信号によ
って動作した各被３− 試験体へ負荷が付与される。この負荷手段を単一の負荷
手段により構成することができるので装置の小型化及び
軽量化を達成することができる。

また試験信号送出手段から試験信号が送出された場合に
は該当する被試験体から出力信号が出力されるが、この
出力される信号に異状が生じた時には試験信号送出手段
からの試験信号の送出を停止させる。

（実施例） 以下図面を参照して本発明に係る一実施例を詳細に説明
する。

まず第１図に示す回路図を参照して構成を説明する。

パルス発生器１は第２図の信号波形図に示すように所定
のパルス幅ＴＯでかつ所定周期Ｔ１の矩形パルスのクロ
ック信号ＧＫを出力する。この周期Ｔ１に相応する長さ
の期間Ｔａが初段の半導体素子ＴＡの試験を行うための
期間として設定され次の周期の期間Ｔｂが次の半導体素
子ＴＢの試験期間として設定される。

４− ディバイダ３はパルス発生器１からクロック信号ＣＫを
入力すると、このクロック信号ＧＫに基づいて各被試験
体毎に出力タイミングを異ならせた試験信号を該当する
被試験体へ出力する。具体的に説明すると第２図に示す
ように期間Ｔａのパルス幅、即ち時刻１０から時刻ｔ１
までＨレベルとなる矩形パルスの試験信号ＰＡを半導体
素子ＴＡのベースへ出力する。同様に次の周期である期
間Ｔｂでは時刻ｔ１から時刻ｔ２までＨレベルとなる矩
形パルスの試験信号ＰＢを半導体素子ＴＢのベースへ出
力する。以下同様に順次出力タイミングを異ならせた試
験信号を順次該当する被試験体である半導体素子へ出力
する。即ちパルス発生器１とディバイダ３とで試験信号
送出手段を構成しており、複数の半導体素子ＴＡ、ＴＢ
、・・・・・・ＴＮに対して各半導体素子毎に出力タイ
ミングを異ならせた試験信号ＰＡ、ＰＢ、・・・・・・
、ＰＮを送出する。

ここで被試験体である半導体素子ＴＡ、ＴＢ。

・・・・・・、ＴＮは例えばＭＯＳＦＥＴ等のパワート
ランジスタから形成されている。

モニタ装置５は各半導体素子ＴＡ、ＴＢ、・・・・・・
ＴＮの動作をモニタするためのＬＥＤ及び該当する半導
体素子の故障の発生時刻等を自動的に検知リ−るための
自動検知回路等を有している。負荷７は前記モニタ装置
５と並列に接続され半導体素子に一定の電気的なストレ
スを与える。

このモニタ装置５と負荷７の一側の接続点Ｍは電源に接
続され、他側の接続点Ｎは複数の半導体素子ＴＡ、ＴＢ
、・・・・・・、ＴＮのそれぞれの出力部と接続されて
いる。従って複数の半導体素子ＴＡ。

ＴＢ、・・・・・・、ＴＮが前記試験信号ＰＡ、ＰＢ、
・・・・・・、ＰＮに従って順次動作するとこの動作し
たとぎの各半導体素子の動作信号ＥＴがモニタ装置５及
び負荷７へ順次与えられる。

排他的論理和回路９の一方の入力端子は前記接続点Ｎ１
すなわち各半導体素子ＴＡ、ＴＢ、・・・・・・ＴＮの
それぞれの出力部と接続されている。また排他的論理和
回路９の他方の入力端子はダイオードＤＡ、ＤＢ、・・
・・・・、ＤＮを介してディバイダ３と接続されている
。従って排他的論理和回路９の方の入力端子には各半導
体素子ＴＡ、ＴＢ、・・・・・・、ＴＮからのそれぞれ
の動作信号ＥＴが、また排他的論理和回路９の他方の入
力端子には出力タイミングの異なる試験信号ＰＡ、ＰＢ
、・・・・・・、ＰＮを合成した信号が与えられる。ま
た排他的論理和回路９の出力であるリセット信号ＲＴに
よりパルス発生器１の動作を停止させるようになってい
る。即ち排他的論理和回路９は停止手段を形成しており
、前述した試験信号送出手段から試験信号が送出された
場合に該当する半導体素子からの動作信号が得られない
時にはこの試験信号、送出手段の動作を停止させる。

カウンタ１１は最終段の半導体素子ＴＮへ与えられる試
験信号ＰＮをカウントしており、半導体素子の動作試験
の回数をカウントする。このように複数の半導体素子Ｔ
Ａ、ＴＢ、・・・・・・、ＴＮのうち、いずれかの半導
体素子が障害を発生した場合にはリセット信号ＲＴによ
って試験動作が停止されると同時に、それまでの動作試
験の回数がカウ７一 ンタ１１によってカウントされるので、いずれか１個の
半導体素子に障害が発生した時点における他の半導体素
子の特性の劣化状況等を計測することができる。

次に第２図を参照して第１図に示した実施例の動作を説
明する。

パルス発生器１は第２図に示すように所定周期Ｔ１の矩
形パルスで成るクロック信号ＧＫをディバイダ３へ出力
する。ディバイダ３は半導体素子ＴＡに対して試験信号
ＰＡを出力する。これにより半導体素子ＴＡは試験信号
ＰＡが出力される期間Ｔａだけ導通し、この期間Ｔａの
あいだだけＬレベルとなる動作信号ＥＴをモニタ装置５
、負荷７及び排他的論理和回路９の一方の入力端子へ出
力する。

同様にディバイダ３は半導体素子ＴＢに対して試験信号
ＰＢを出力する。これにより半導体素子ＴＢは試験信号
ＰＢと対応する期間ＴｂだけＬレベルの動作信号ＥＴを
モニタ装置５、負荷７及び排他的論理和回路９の一方の
入力端子へ出力する。

８− 以下同様に各半導体素子はディバイダ３から出力される
出力タイミングの異なる試験信号に応じて導通し、該当
する試験信号と対応する期間だけＬレベルの動作信号Ｅ
Ｔを出力する。この時の動作試験の回数がカウンタ１１
によってカウントされる。

次に所定時間経過後に例えば半導体素子ＴＢに障害が発
生して半導体素子ＴＢの出力部の出力インピーダンスが
無限大となる、いわゆる開放状態となった場合の動作を
説明する。

半導体素子ＴＢが開放状態になると、試験信号ＰＢが与
えられたとしても半導体素子ＴＢが導通しないのでこの
半導体素子ＴＢの出力部がＨレベルに設定される。従っ
て排他的論理和回路９の他方の入力端子へ試験信号ＰＢ
が入力したタイミングにおいて、一方の入力端子がＨレ
ベルに設定されるのでＬレベルのリセット信号ＲＴを出
力する。

このリセット信号ＲＴがパルス発生器１へ与えられると
、パルス発生器１からのクロック信号ＣＫの出力が停止
する。また同時にディバイダ３からの試験信号ＰＡ、Ｐ
Ｂ、・・・・・・、ＰＮの出力も停止するのでカウンタ
１１のカウント動作が停止する。従ってカウンタ１１は
試験動作を開始してからいずれかの半導体素子に障害が
発生ずるまでの動作試験の試験回数、すなわちストレス
に係る回数をカウントする。

以上のごとく複数の半導体素子のうちいずれかの半導体
素子に障害が発生した場合には自動的に試験動作が停止
するので、無人で連続的に試験動作を行なう場合におい
ても、正確なストレスに係る回数を把握することができ
る。

次に第３図及び第４図を参照して本発明に係る他の実施
例を説明する。

本実施例はＨレベルとＬレベルとで構成される試験信号
ＣＰＡ、ＣＰＢ、・・・・・・、ＣＰＮをそれぞれ各半
導体素子へ与えることにより、各半導体素子を意識的に
オンオフ動作させることにより該当する半導体素子の短
絡状態による障害の発生及び開放状態による障害の発生
を共に検出できるようにしたことを特徴とする。

具体的に説明するとアンド回路ＡＡは一方の入力端子ヘ
クロツク信号ＯＫを入力すると共に、他方の入力端子へ
試験信号ＰＡを入力しており、第４図に示すようなりロ
ック信号ＧＫと試験信号ＰＡとの論理積出力である試験
信号ＣＰＡを半導体素子ＴＡのベースへ出力する。第４
図に示すように半導体素子ＴＡに与えられる試験信号Ｃ
ＰＡは時刻１０から時刻ｔ１までのＨレベルの期間と、
時刻ｔ１から時刻ｔ２までのＬレベルの期間とから構成
されており、半導体素子ＴＡの試験期間である期間Ｔａ
内において半導体素子ＴＡを強制的にオンオフ動作させ
る。

同様に論理積回路ＡＢの一方の入力端子にはクロック信
号ＯＫが与えられると共に、他方の入力端子には試験信
号ＰＢが与えられる。これにより論理積回路ＡＢは試験
信号ＰＢとクロック信号ＯＫとの論理積出力である試験
信号ＣＰＢを半導体素子ＴＢのベースへ出力する。この
試験信号ＣＰＢは第４図に示すように時刻ｔ２から時刻
ｔ３までのＨレベルの期間と時刻【３から時刻ｔ４まで
１１− のＬレベルの期間とから構成されており、半導体素子Ｔ
Ｂの試験期間である期間Ｔｂの間に半導体素子ＴＢを強
制的にオンオフ動作させるようにしている。

以下同様に各半導体素子毎に設けられた論理積回路によ
ってＨレベルの期間とＬレベルの期間とで構成された試
験信号が該当する半導体素子へ与えられる。

従って複数の半導体素子ＴＡ、ＴＢ、・・・・・・、Ｔ
Ｎのうちいずれかの半導体素子に障害が発生して該当す
る半導体素子の出力部が開放状態になると、該当する半
導体素子の試験期間内において出力部がＨレベルに設定
されるので、Ｈレベルの試験信号を入力したタイミング
で排他的論理和回路９からＬレベルのリセット信号ＲＴ
が出力される。これによりパルス発生器１の動作が停止
する。

また複数の半導体素子ＴＡ、ＴＢ、・・・・・・、ＴＮ
のうち、いずれかの半導体素子に障害が発生して該当す
る半導体素子の出力部の出力インピーダンスが規定値以
下となる、いわゆる短絡状態になる１２− と、この該当する半導体素子の試験期間内において出力
部がＬレベルに設定されるので、試験信号がＬレベルに
立下がるタイミングで排他的論理和回路９からＬレベル
のリセット信号ＲＴが出力される。これによりパルス発
生器１の動作が停止する。

以上のごとく第３図に示した実施例では、各半導体素子
の試験期間内において該当ず４半導体素子を強制的にオ
ンオフ動作させる試験信号を与えるように構成したので
、半導体素子の開放状態による障害の発・生と短絡状態
による障害の発生とを明確に検出することができる。

なお、前述した実施例では被試験体に送出される試験信
号の周期を常に同一として説明したが、被試験体の数が
少ない等で放熱が十分に行なえないときには、同一の被
試験体に再度ストレスが印加されるまでの時間が長くな
るように周期を任意に設定しても良い。また被試験体と
してパワートランジスタを例にとって説明したが、本発
明はこれに限定されることなく、適宜の半導体素子、電
子部品、これら実装した回路基板等の動作試験にそのま
ま適用することができる。

また、単一の負荷を全ての被試験体へ付与覆るように構
成したので、各被試験体の動作試験を同一の条件で行う
ことができる。

「発明の効果」 以上説明してきたように本発明によれば、各被試験体毎
に出力タイミングを異ならせて試験信号を送出するよう
にし１ｃので、被試験体へ負荷を付与するための負荷手
段を単一の負荷手段で構成することもでき１、装置の小
型化及び軽量化を達成することができる。

【図面の簡単な説明】

第１図は本発明が適用される一実施例を示した回路図、
第２図は第１図に示す実施例の各部の信号波形図、第３
図は本発明に係る他の実施例を示した回路図、第４図は
第３図に示した実施例の各部の信号波形図、第５図は従
来例を示した回路図、第６図は第５図に示した従来例の
各部の信号波形図である。 １・・・パルス発生器 ３・・・ディバイダ ７・・・負荷 ９・・・排他的論理和回路 第２図

Claims (1)

1. 【特許請求の範囲】 複数の被試験体に対して各被試験体毎に出力タイミング
   を異ならせて試験信号を送出する試験信号送出手段と、 この試験信号送出手段から送出される試験信号が印加さ
   れる被試験体に負荷を付与する負荷手段と、 前記被試験体からそれぞれ出力される出力信号に異状が
   生じたときには前記試験信号送出手段からの試験信号の
   送出を停止させる停止手段と、を有することを特徴とす
   る半導体試験装置。