JPH03139012A - デイジタル・レベル・シフテイング回路 - Google Patents

デイジタル・レベル・シフテイング回路

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JPH03139012A
JPH03139012A JP2049131A JP4913190A JPH03139012A JP H03139012 A JPH03139012 A JP H03139012A JP 2049131 A JP2049131 A JP 2049131A JP 4913190 A JP4913190 A JP 4913190A JP H03139012 A JPH03139012 A JP H03139012A
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transistor
voltage
source
level shifting
shifting circuit
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JP2049131A
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English (en)
Inventor
Ming-Daw Chen
ミング―ダウ　チェン
Nang-Ping Tu
ナング―ピング　ツ
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Industrial Technology Research Institute ITRI
Original Assignee
Industrial Technology Research Institute ITRI
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は相補形金属・酸化物・半導体（０ＭＯ８）電圧
シフト論理回路に関するものである。本発明のこの回路
の特徴は、直流電力消費が小さいこと、および１つの電
圧源だけが必要であることである。
［従来の技術および問題点］ 低い電圧レベルで動作している１つの回路から、高い電
圧レベルで動作している別の回路へ、信号を転送しなけ
ればならない時、電圧レベル・シック回路が必要である
。典型的な論理回路では、論理ゲートや論理部品のよう
な装置は低い電圧レベルで動作する。一方、電気的に１
０グラム可能な読み出し専用メモリ（ＥＰＲＯＭ＞のよ
うな装置は高い電圧レベルで動作する。１つの例をあげ
るならば、低電圧レベルで動作する第１回路では、信号
電圧は０ボルトと５ボルトの間で変化し、−方、高電圧
レベルで動作する第２回路では、信号電圧はＯボルトと
１８ボルトの間で変化するとする。この場合、信号を第
１回路から第２回路へ転送するためには、信号のピーク
電圧レベルを電圧レベル・シック回路によって、まず、
５ボルトから１８ボルトへシフトしなければならない。
第１図は先行技術による典型的なディジタル・レベル・
シフタ回路である。このディジタル・レベル・シフタ回
路は第１反転器１０を有し、そしてこの第１反転器１０
はＰチャンネルＭＯ８（ＰＭＯＳ）　トランジスタ１１
とＮチャンネルＭＯ８（ＮＭＯ８）　トランジスタ１３
とを右する。
これら２つのトランジスタ１１．１３によって、第１０
ＭＯ８トランジスタ対が構成される。
ＰＭＯＳトランジスタ１１　（Ｄ’）−スハｍ　１　電
ＩＬａｆＡＶｏｃに接続され、モしてＮＭＯＳトランジ
スタ１３のソースはアースに接続される。一方、トラン
ジスタ１１．１３のドレインは出力１４に接続される。
出力１４は第２ＣＭＯＳトランジスタ対のゲートに接続
される。この第２ＣＭＯＳトランジスタ対は、第２反転
器１５の中のＰＭＯＳトランジスタ１６とＮＭＯＳトラ
ンジスタ１７とによって構成される。第１反転器１０の
入力接続点に加えられた信号は、反転されて出力１４に
現われる。
次に、この反転信号は反転器１５によって再び反転され
る。ＰＭＯＳトランジスタ１６のソースは第２Ｔｉ圧源
■。０に接続される。この第２電圧源■００の特徴は、
その電圧が第１電圧源ＶＣｏの電圧よりも高いことであ
る。このために、第２反転器１５の出力接続点１８に現
われる再反転された信号のピーク電圧は、入力接続点１
２の信号のピーク電圧に比べて、高い方にシフトする、
ずなわち、増大する。
入力接続点１２の信号が０ボルトとイのピーク電圧（例
えば、５ボルト）との間での各ｊり移のきい、第２反転
器の中のトランジスタ１６とトランジスタ１７の両方が
オン状態であることができるが、このような遷移の侵で
は、電Ｊｆ源Ｖ。０からアースへの直流電力の消費を防
止するために、トランジスタ１６とトランジスタ１７の
一方がオフ状態（実質的に非導電状態）にならなければ
ならない。第１図のレベル・シック回路の欠点は、ＮＭ
Ｏ８＋〜ランジスタ１７が入力伝号による遷移に続いて
オンになった後でも、ＰＭＯＳトランジスタ１６はその
闇値電圧的結果としてオンのままである傾向があること
である。これらの２つのトランジスタがオンであると、
電流路が形成され、ａ流電力が消費されることになる。
これは大ぎな問題点である。
第２図は米国特許第１１．４８６，６７０号に開示され
ているレベル・シフティング回路の図である。第２図の
レベル・シフティング回路では、第１図のレベル・ジノ
ティング回路が有しでいる方式の直流電力消費は防上さ
れている。番プれども、第２図のレベル・シフティング
回路の大きな欠点は、２つの反転器２０．２５とラッチ
回路３０のために、２つの異なる電源Ｖ　およびＶ。、
が必四Ｃ であることである。
第３図は、直流電力消費の問題点を解決するためのまた
別の従来の回路の図である。第３図のレベル・シフティ
ング回路は反転器４０とラッチ回路４５を有している。
ラッチ回路４５の中の相補形トランジスタ対の全部のト
ランジスタが、入力信号の各遷移の後オンになるのでは
ないから、電圧源ｖＤＯからアースへ向かう直流電流路
は存在しない。この特性は直流電力消費の問題点を解決
する。けれども、電圧レベル・シフト作用を実行りるた
めに、異った電圧の２つの電源ｖＣｏおよびＶ、Ｄが必
要であるという別の問題点がある。
第４図はリニア形ＭＯＳレベル・シフティング回路５５
の図である。このレベル・シフティング回路５５は電流
源ＮＭＯＳトランジスタ６１と、１対の電流鏡像ＰＭＯ
Ｓトランジスタ５６．５７と、２個の入力段ＮＭＯＳト
ランジスタ６０．６２とを有している。ＰＭＯＳトラン
ジスタ対５６および５７のゲートは、共にＰＭＯＳトラ
ンジスタ５６のドレインに接続されるａ１個の電圧源ｖ
ｏｏだけが必要であり、そしてこの電ＩＦ　ＷＡ　Ｖ　
Ｄ□がＰＭＯＳトランジスタ５６．５７のソースに接続
される。ＮＭＯＳトランジスタ６２のゲート６３は基準
信号を受信する。この基準信号は、入力接続点５９の電
圧と出力接続点６４の電圧との間の差を支配する。バイ
アス電圧ｖ８が電流源トランジスタ６１のゲートに加え
られる。第４図のレベル・シフティング回路の欠点は、
トランジスタ６１を通って流れる大きな直流電力消費が
あることである。
要約をすると、電圧レベル・シック回路は２つの別個の
利点のうちの１つだけを有することができるが、両方の
利点を同時に有することはできないように思われる。す
なわち、電圧レベル・シフティング回路は、ただ１個の
電圧源を必要とするか、またはこの回路の直流消Ｙ１１
力が小さいかのいずれかである。したがって、両方の利
点を同時に有する電圧レベル・シフティング回路がＤ　
３７されている。
［発明の要約］ 本発明のＣＭＯＳディジタル電圧レベル・シフティング
回路は電圧発生器を有し、そしてこの電圧発生器は入力
反転器を付勢する。この入力反転器の入力接続点は入力
信号を受信する。この入力信号のレベル・シフトが実行
される。出力接続点はラッチ回路に接続される。ラッチ
は２つの分枝を有する。各分枝は相補形のＮＭＯ８電界
効果トランジスタとＰＭＯ３Ｉ−ランジスタの対をイ１
する。
これらのトランジスタ対のドレインは共通接続される。
トランジスタ対のうちの１つのトランジスタがアースに
接続される。各分枝内のラッチ・トランジスタは、相補
形トランジスタ対のうちの他のトランジスタと電圧源と
の間に直列に接続される。ラッチ・トランジスタのゲー
トは、他の分枝内の相補形トランジスタ対の共通接続さ
れたドレインに交差接続される。相補形トランジスタ対
のおのおのは共通接続されたゲートを有する。これらの
うちの１つの共通接続ゲートは入力反転器の入力接続点
に接続され、そしてもう１つの共通接続ゲートは入力反
転器の出力接続点に接続される。
したがって、２組の相補形トランジスタ対は反対の状態
にある。相補形トランジスタ対のおのおのの中のアース
に接、続されたトランジスタがオンである時、同じ分枝
内のラッチ・トランジスタは、入力信号によるおのおの
の電圧遷移の後、他のトランジスタ対の共通接続ドレイ
ンの電圧によって、オフになる。したがって、電圧源か
ら７−スへの電流路が阻止される。このことにより、電
圧源からアースへの電流路による直流電流消費は小さく
される、またはなくなる。
電圧発生器とラッチ回路を付勢するのには単一の電圧源
で十分であり、その他の電圧源は必要でない。本発明の
好ましい実施例では、入力反転器は電圧発生器によって
供給される電圧に比例した小さなピーク電圧を有する反
転された信号を生じ、一方、ラッチ回路はこの反転信号
に応答して、１個の電源の電圧に比例した大きなピーク
電圧を有する対応する信号を生ずる。このように、本発
明のレベル・シフティング回路は、１個の電源だけを必
要とするという利点と、直流電力消費が小さいという利
点との両方を有する。
本発明の好ましい実施例の電圧発生器Ｇ１ＮＭＯＳソー
ス・フォロワ・トランジスタと、このソース・フォロワ
・トランジスタにより供給される電圧の変動を小さくす
るためのキャパシタとを有する。さらに、（ダイオード
のような）方向性スイッチング素子は、このキャパシタ
がソース・フォロワ・トランジスタを通して放″？Ｈす
るのを防止ηる。
［実施例１ 添付図面を参照して本発明の詳細な説明する。
（イ）入力反転器 第５図に示されているように、本発明のディジタル・レ
ベル・シフティング回路は入力反転器７５を有する。こ
の入力反転器７５はＰＭＯＳトランジスタ７８とＮＭＯ
８＋−ランジスタフ６とを有し、これらのトランジスタ
はＣＭＯＳトランジスタ対を構成している。ＰＭＯＳト
ランジスタ７８のソースは電圧発生器７０の出力端子７
３に接続され、一方、ＮＭＯ８トランジスタ７６のドレ
インはアースに接続される。そのピーク電圧レベルをシ
フトしたい信号が、入力接続点７９に送られてくる。入
力接続点７９は相補形トランジスタ対７６．７８のゲー
トに接続される。相補形トランジスタ対７６．７８は共
通接続されたドレイン７７を有する。この共通接続ドレ
イン７７は入力反転器７７の出力接続点である。
（０）電圧発生器 電圧発生器７０はＮＭＯＳソース・フォロワ・トランジ
スタ７１と、方向性スイッチング素子７２と、コンデン
サ７４とを有する。これらのＮＭＯＳソース・フォロワ
・トランジスタ７１と、方向性スイッチング素子７２と
、キセパシタ７４とは、電圧源ｖ［１（ｌとアースとの
間にぬ列に接続される。電圧発生器７０の出力接続点７
３は、キャパシタ７４と方向竹スイッチング素子７２と
の間の接続点である。電圧発生器７０は第３図の電圧源
ｖｏｏのような別の電圧源を必要としない。ＮＭＯＳソ
ース・フォロワ・トランジスタは、そのソースとそれと
共通に接続されたつ１ル（または基板）とを有する電界
効果トランジスタである。方向竹スイッチング素子７２
は、そのゲートとそれと共通に接続されたソースとを有
するＮＭＯ８電界効果トランジスタである。ＮＭＯＳソ
ース・フォロワ・トランジスタ７１と方向性スイッチン
グ素子７２のウェル（または基板）は従来の技術によっ
て実効的に共通に接続される。
ＮＭＯＳソース・フォロワ・トランジスタ７１は、その
ソース電圧がそのゲート電圧に追随するように動作する
。例えば、もし入力接続点の電位が５ボルトであるなら
ば、ＮＭＯＳソース・フォロワ・トランジスタ７１のソ
ース電圧は約（５Ｖ、）ボルトである。ここで、ｖ■は
ＮＭＯＳソース・フォロワ・トランジスタ７１の閾値電
圧である。方向性スイッチング素子７２は、入力接続点
７９が十分に高い電圧（例えば、約＋５ボルト）にある
時にはいつでも、電流をキャパシタ７４へ向けて流して
キャパシタ７４を充電することができ、そして入力接続
点が低い電圧（例えば、約０ボルト）にある時にはいつ
でも、４：ヤバシタからソース・フォロワ・トランジス
タフ１を通して流れる電流を停止させ、Ｉ：ｔｙバシタ
７４の放電を防止することができる。このようにキャパ
シタ７４は十分に充電されたままであって、ソース・フ
オ（」ワ・トランジスタ７１のソース電圧の変動を必要
に応じて補償することができ、したがって、電圧発生器
７０の出力接続点７４に制罪された電圧が供給される。
（ハ）ラッチ回路 ラッチ回路８０は１対のＰＭＯＳトランジスタ８１．８
２を有する。この１対のＰＭＯ３ｈランジスタ８１．８
２のソースはいずれも電圧ＷＡ　Ｖ　００に接続される
。ＰＭＯＳトランジスタ対８１．８２のゲートは１対の
ＮＭＯ８トランジスタ８５．８９のドレインに交差接続
される。この１対のＮＭｏ５トランジスタ８５．８９の
ソースはいずれもアースに接続される。ＰＭＯ３トラン
ジスタ８１のゲートはドレイン８７に接続される。ドレ
イン８７４にＮＭＯＳトランジスタ８９とＰＭＯＳトラ
ンジスタ８８とに共通のドレインである。同様に、ＰＭ
ＯＳトランジスタ８２のゲートはドレイン８４に接続さ
れる。ドレイン８４はＮＭＯＳトランジスタ８５とＰＭ
ＯＳトランジスタ８３とに共通のドレインである。相補
形トランジスタ対８３．８５はぞれらの共通のゲートを
有し、そしてこの共通のゲートは入力反転器７５の出力
接続点７７に接続される。相補形トランジスタ対８８．
８９はそれらの共通のゲートを有し、そしてこの共通の
ゲートは入力反転器７５の入力接続点７９に接続される
。トランジスタ８１．８３．８５はラッチ８０の１つの
分枝を構成し、一方、トランジスタ８２．８８．８９は
ラッチ８０の他の分枝を構成する。
（ニ）出力反転器 第５図の回路は２つの反転器７５．８６を有している。
入力反転器７５は入力接続点７９の信号を反転し、そし
てラッチ８０に反転された信号を供給する。次にランチ
８０は、電圧レベルがシフトされた反転信号を出力反転
器８６に供給する。
出力反転器８６はラッチから受け取る信号を再び反転す
る。したがって、この２つの反転器は相互に相補的であ
る。その結果、出力反転器８６の出力接続点９０に、入
力接続点７９の信号の極付に対応した出力信号が現われ
るが、その電圧レベルは入力信号に対してシフトしてい
る。
（ホ）動作 第５図のレベル・シフティング回路の動作を第６図ａか
ら第６図ｅまでのタイミング図を使って説明する。第６
図ａは入力接続ｓＭ　７９の入力信号の電圧波形を示す
。第６図ｂｔよ入力反転器７５の出力接続点７７の電圧
波形を示す。第６図Ｃはラッチ回路８０の共通ドレイン
接続点８４の電圧波形を示す。第６図ｄはラッチ回路８
ｏの共通トレイン接続点であり、かつ、出力接続点であ
る接続点８７の電圧波形を示す。第６図ｅは第５図のレ
ベル・シフティング回路の出力接続点９０にお（プる出
力電圧波形を示す。
ラッチ回路８０は論理高レベル入力信号の電圧レベルを
より高い電圧レベルにシフトし、そして直流の電力消費
を防止するために、論理高レベル電圧と論理低レベル電
圧との間で入力信号が遷移した後、特定のトランジスタ
をオフにラッチする。
第５図の好ましい実施例の動作を考察する場合、まず、
入力接続点７９におけるディジタル論理高レベル信号は
＋５ボルトに対応し、かつ、ディジタル論理低レベル信
号はＯボルトに対応すると仮定される。これは、第６図
ａから第６図ｅまでの時刻ｔＡの状態に対応する。第６
図すに示されているように、入力接続点７９の論理高レ
ベル信号は反転器７５によって反転されて、時刻ｔＡに
接続点７７に論理低レベル信号を生ずる。／１ｌｉ１時
に、ソース・フォロワ・トランジスタ７１と方向性スイ
ッチング素子７２を流れる電流によってコンデンサ７４
が充電され、そして電圧発生器接続点７３の電圧が、小
さな電圧降下Ｖ、−ＶＲ（ＶＲは方向性スイッチング素
子７２の両端のカット・イン電圧である）を除いて、接
続点７９とほぼ同じ電圧に「引き上げ」られる。第６図
ａから第６図ｅまでの図の時刻ｔ、におけるように接続
点７９が低レベルになるならば、その時にはＮＭＯＳソ
ース・フォロワ７１はオフになり、したがってそのソー
ス電圧は入力接続点７９に追随する。この時点において
、放、向性スイッチング素子７２は逆バイアス〈非１１
１状態）になり、−そしてそれによりキャパシタ７４が
ソース・フォロワ７１を通して放電することが防止され
る。したがって、接続点７３の電圧ｔよ、接続点７７の
電圧を第６図すの時刻ｔ８に示されているように論理高
レベルに引き上げるのに十分である。時刻ｔＢに入力接
続点７９が論理低レベルであることにより、ＰＭＯＳト
ランジスタ８８がオンになり、かつ、ＮＭＯＳトランジ
スタ８９がオフになる。同時に、時刻ｔ、に出力接続点
７７が論理高レベルであることにより、ＮＭＯＳトラン
ジスタ８５がオンになり、かつ、Ｉ）ＭＯＳトランジス
タ８３がオフになる。
その結果、第６図Ｃに示されているように、時刻ｔ８に
接続点８４は論理低レベルに引き下げられてＰＭＯＳト
ランジスタ８２がオンになり、そして第６図ｄの時刻１
Ｂに示されているように、接続点８７は論理高レベルに
引き上げられる。接続点８７の信号は出力反転器８６に
よって反転され、そして第６図ｅの時刻ｔ、に示されて
いるように、出力接続点９０Ｕ論理低レベルに引き下げ
られる。
もちろん、これは第６図ａに示された時刻ｔ８における
入力接続点７９の論理レベルに対応する。
ここで、ＰＭＯＳトランジスタ８２はＰＭＯＳトランジ
スタ８１をオフにラッチし、一方、ＮＭＯＳトランジス
タ８５はオンである。重要なことは、この時点において
、ＰＭＯＳ＋−ランジスタ８１とＰＭＯＳトランジスタ
８３はいずれもオフであり、それにより電圧′ｆＱｖｏ
Ｄから（この時点でオンて゛ある）トランジスタ８５へ
電流が流れることが阻止されることである。このことに
より、不必要な電流がアースに流れることが防止され、
したがって、直流電力の消費が最小におさえられる。
第６図ａから第６図ｅまでの図の時刻ｔＡに再び戻ると
、入力接続点７９の論理高レベル（第６図ａ　＞　Ｓ、
を接続点７７の論理低レベル（第６図ｂ）を生じ、そし
て接続点８４は電源ｖＤＤの電圧レベルに引き上げられ
（第６図Ｃ）、そして接続点８７はアースに引き下げら
れる（第６図ｄ）。その結果、最終の出力接続点９０の
電圧（第６図ｅ）は入力接続点７９の論理高レベル電■
より高い。
本発明のラッチ回路において、トランジスタのＳ定形は
、そのアースおよび電圧源Ｖ。０との接続と共に、第５
図に示されたものに対し反転することができる。
本発明は特定の好ましい実施例について説明されたが、
本発明の範囲内において種々の変更および修正を行いう
ろことを断っておく。
【図面の簡単な説明】
第１図は先行技術による１つのディジタル・レベル・シ
フティング回路のＩ！要図、第２図は米国特許第４，４
８６．６７ＯＮに開示されているレベル・シフティング
回路の概要図、第３図は先行技術による別のレベル・シ
フティング回路の概要図、第４図は先行技術によるさら
に別のレベル・シフティング回路の概要図、第５図は本
発明によるＣＭＯＳディジタル・レベル・シフティング
回路の概要図、第６図は第５図の回路内の各点の動作中
の電圧波形の時間関係図。 ［符号の説明］ ＤＯ ５ ０ ０ ８３゜ ４ １ ２ ８１．８２ 電圧源 入力反転ＩＢ装置 電圧発生器回路装置 ラッチ回路 ８５；８８．８９　　相補形トランジスタ対キャパシタ ソース・フォロワ・トランジスタ 方向性スイッチング手段 第３トランジスタ ８６ 出力反転器

Claims (15)

    【特許請求の範囲】
  1. （１）単一の電圧源と、第１のピーク電圧レベルによつ
    て特徴づけられる入力信号を反転して反転信号を生ずる
    入力反転器手段とを具備するディジタル・レベルシフテ
    ィング回路であって： 前記電圧源によって付勢され、かつ、内部的に発生する
    電源電圧を前記入力反転器手段に供給する電圧発生器回
    路手段を有すること、 前記電圧源によつて付勢されかつ２つの分枝をそなえた
    ラッチ回路手段を有すること、 前記２つの分枝はそれぞれトランジスタ装置を有し、か
    つ、前記トランジスタ装置はそれぞれ共通接続されたド
    レインと共通接続されたゲートとを有し、かつ、前記ト
    ランジスタ装置の一方における前記共通接続ゲートが前
    記反転信号を受け取り、それにより前記電圧源の電圧に
    対応する第２のピーク電圧レベルによって特徴づけられ
    るシフトされた電圧を前記トランジスタ装置の他方にお
    ける前記共通接続ドレインに生ずること、 を特徴とする前記ディジタル・レベル・シフティング回
    路。
  2. （２）請求項１において、前記分枝のおのおのにおける
    前記トランジスタ装置はＮＭＯＳトランジスタとＰＭＯ
    Ｓトランジスタとから成る相補形トランジスタ対を有す
    ることを特徴とする前記ディジタル・レベル・シフティ
    ング回路。
  3. （３）請求項２において、前記トランジスタ装置の他方
    における前記共通接続ゲートが前記入力信号を受信する
    ように接続されている、前記ディジタル・レベル・シフ
    ティング回路。
  4. （４）請求項１において、前記第２のピーク電圧が前記
    第１のピーク電圧より大きいことを特徴とする前記ディ
    ジタル・レベル・シフティング回路。
  5. （５）請求項１において、前記電圧発生器回路装置がキ
    ャパシタ手段と、 前記電圧源と前記キャパシタ手段との間に接続され、か
    つ、そのゲートが前記入力信号を受信するように接続さ
    れた、ソース・フォロワ・トランジスタと、 前記ソース・フォロワ・トランジスタと前記キャパシタ
    手段との間に接続され、かつ、前記ソース・フォロワ装
    置を通して前記キャパシタ手段が放電するのを防止し、
    それにより前記コンデンサ装置が前記ソース・フォロワ
    ・トランジスタのソース電圧の変動を補償し、かつ、前
    記キャパシタ手段が前記入力反転器にさらに接続されて
    前記内部発生電源電圧を前記入力反転器に供給する、方
    向性スイッチング装置と、 を有する、前記ディジタル・レベル・シフティング回路
    。
  6. （６）請求項４において、前記電圧発生器回路によって
    供給される前記内部的に発生する電源電圧が前記電圧源
    の電圧よりも小さいことを特徴とする前記ディジタル・
    レベル・シフティング回路。
  7. （７）請求項２において、前記ラッチ回路手段の中の前
    記分枝のおのおのが同じ分枝内の前記トランジスタ装置
    と直列に接続された第３トランジスタをさらに有し、か
    つ、各前記分枝内の前記第３トランジスタのゲートが他
    の前記分枝内の前記トランジスタ装置の前記共通接続ド
    レインに接続され、それにより前記電圧源から前記分枝
    のおのおのを流れる電流が前記入力信号の電圧遷移毎の
    あと前記第３トランジスタまたは同じ分枝内の前記相補
    形トランジスタ対のうちの１つのトランジスタのいずれ
    かによつて阻止されそれにより直流電力の消費が小さく
    なる、前記手ディジタル・レベル・シフティング回路。
  8. （８）請求項７において、出力反転器装置をさらに有し
    、かつ、前記トランジスタ装置の他方における前記共通
    接続ドレインが前記出力反転器装置の入力接続点に接続
    されることを特徴とする前記ディジタル・レベル・シフ
    ティング回路。
  9. （９）請求項５において、前記方向性スイッチング装置
    が相互に接続されたソースおよびゲートをそなえかつ前
    記キャパシタ手段に接続されたドレインをそなえたスイ
    ッチング・トランジスタを有し、かつ、前記ソース・フ
    ォロワ・トランジスタと前記スイッチング・トランジス
    タが相互に接続されたチャンネルを有する、前記ディジ
    タル・レベル・シフティング回路。
  10. （１０）１つの電圧源と、第１のピーク電圧レベルによ
    って特徴づけられた入力信号を反転して反転信号を生ず
    る入力反転器装置と、前記電圧源によつて付勢され、か
    つ、前記１つの電圧源の電圧とは異なる内部的に発生す
    る電源電圧を前記入力反転器装置に供給する電圧発生器
    回路と、前記電圧源によつて付勢されかつ２つの分枝を
    そなえたラッチ回路手段とを有するディジタル・レベル
    ・シフティング回路であつて： 前記分枝のおのおのが１対の相補形トランジスタを有し
    、かつ、前記相補形トランジスタ対のおのおのが共通接
    続ドレインと共通接続ゲートとを有し、かつ、前記トラ
    ンジスタ対のうちの１方のトランジスタ対の前記共通接
    続ゲートが前記反転信号を受信するように接続され、そ
    れにより前記電圧源の電圧レベルに対応する第２のピー
    ク電圧レベルによって特徴づけられたシフトされた電圧
    を前記トランジスタ対のうちの他方のトランジスタ対の
    前記共通接続ドレインに生ずること、を特徴とするディ
    ジタル・レベル・シフティング回路。
  11. （１１）請求項１０において、前記トランジスタ対のう
    ちの前記他のトランジスタ対の前記共通接続ゲートが前
    記入力信号を受信するように接続された、前記ディジタ
    ル・レベル・シフティング回路。
  12. （１２）請求項１０において、前記電圧発生器回路装置
    がキャパシタ手段と、 前記電圧源と前記キャパシタ手段との間に接続され、か
    つ、そのゲートが前記入力信号を受信するように接続さ
    れた、ソース・フォロワ・トランジスタと、 前記ソース・フォロワ・トランジスタと前記キャパシタ
    手段との間に接続され、かつ、前記ソース・フォロワ装
    置を通して前記キャパシタ手段が放電するのを防止し、
    それにより前記キャパシタ手段が前記ソース・フォロワ
    ・トランジスタのソース電圧の変動を補償し、かつ、前
    記キャパシタ手段が前記入力反転器にさらに接続されて
    前記内部発生電源電圧を前記入力反転器に供給する、方
    向性スイッチング手段と、 を有することを特徴とする前記ディジタル・レベル・シ
    フティング回路。
  13. （１３）請求項１０において、前記ラッチ回路手段の中
    の前記分枝のおのおのがそれぞれの分枝内のそれぞれの
    前記相補形トランジスタ対と直列に接続された第３トラ
    ンジスタをさらに有し、かつ、各前記分枝内の前記第３
    トランジスタのゲートが他の前記分枝内の前記相補形ト
    ランジスタ対の前記共通接続ドレインに接続され、それ
    により前記電圧源から前記分枝のおのおのを流れる電流
    が前記入力信号の電圧遷移毎に前記第３トランジスタま
    たは同じ分枝内の前記相補形トランジスタ対のうちの一
    方のトランジスタのいずれかによつて阻止されることを
    特徴とする前記ディジタル・レベル・シフティング回路
    。
  14. （１４）請求項１３において、出力反転器装置をさらに
    有し、かつ、前記相対形トランジスタ対のうちの前記他
    方のトランジスタ対の前記共通接続ドレインが前記出力
    反転器装置の入力接続点に接続される、前記ディジタル
    ・レベル・シフティング回路。
  15. （１５）請求項１２において、前記方向性スイッチング
    装置が相互に接続されたソースとゲートをそなえかつ前
    記キャパシタ手段に接続されたドレインをそなえたスイ
    ッチング・トランジスタを有し、かつ、前記ソース・フ
    ォロワ・トランジスタと前記スイッチング・トランジス
    タが相互に接続されたチャンネルを有する、前記ディジ
    タル・レベル・シフティング回路。
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