JPH03145332A - 帰還型パルス幅変調方式ａｄ変換器 - Google Patents
帰還型パルス幅変調方式ａｄ変換器Info
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- JPH03145332A JPH03145332A JP28451789A JP28451789A JPH03145332A JP H03145332 A JPH03145332 A JP H03145332A JP 28451789 A JP28451789 A JP 28451789A JP 28451789 A JP28451789 A JP 28451789A JP H03145332 A JPH03145332 A JP H03145332A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、帰還形パルス幅変調方式のアナログ・デジタ
ル変換器（息子アナログ・デジタル変換器を単にＡＤ変
換器という）に関し、詳しくは分解能の改善に関するも
のである。
ル変換器（息子アナログ・デジタル変換器を単にＡＤ変
換器という）に関し、詳しくは分解能の改善に関するも
のである。
〈従来の技術〉
従来より、ＡＤ変換器の一種に帰還形パルス幅変調方式
ＡＤ変換器がある。第６図にこの種のＡＤ変換器の一例
を示す。図において、１は被測定信号電圧ＥＸが入力さ
れる入力端子、２は方形波信号を発生する方形波信号発
生器である。入力端子１および方形波信号発生器２の出
力端子は抵抗を介して積分器３の入力端子に接続されて
いる。
ＡＤ変換器がある。第６図にこの種のＡＤ変換器の一例
を示す。図において、１は被測定信号電圧ＥＸが入力さ
れる入力端子、２は方形波信号を発生する方形波信号発
生器である。入力端子１および方形波信号発生器２の出
力端子は抵抗を介して積分器３の入力端子に接続されて
いる。
４はコンパレータであり、積分器３の出力信号ＶＡとコ
モンラインの電位（通常ＯＶ）とを比較する。このコン
パレータ４の出力端子はフリップフロップ６のデータ端
子に接続されている。５はカウントクロック発生器で、
その出力端子はフリップフロップ６のクロック端子およ
びアンドゲート９の第３の入力端子に接続されている。
モンラインの電位（通常ＯＶ）とを比較する。このコン
パレータ４の出力端子はフリップフロップ６のデータ端
子に接続されている。５はカウントクロック発生器で、
その出力端子はフリップフロップ６のクロック端子およ
びアンドゲート９の第３の入力端子に接続されている。
フリップフロップ６はコンパレータ４の出力信号Ｖｃ（
パルス幅信号）をカウントクロックＣＬ Ｋに同期させ
るものであり、その出力信号はアンドゲート９の第２の
入力端子に加えられると共に、スイッチ８に切換駆動信
号ＳＥＬとして加えられている。スイッチ８は基準の定
電流源十■ またはｒｅｆ −■ を択一的に選択するためのスイッチで、ｒｅｆ 選択された定電流は積分器３に加えられる。
パルス幅信号）をカウントクロックＣＬ Ｋに同期させ
るものであり、その出力信号はアンドゲート９の第２の
入力端子に加えられると共に、スイッチ８に切換駆動信
号ＳＥＬとして加えられている。スイッチ８は基準の定
電流源十■ またはｒｅｆ −■ を択一的に選択するためのスイッチで、ｒｅｆ 選択された定電流は積分器３に加えられる。
７は制御信号発生器であり、その出力端子はアンドゲー
ト９の第１の入力端子に接続されている。
ト９の第１の入力端子に接続されている。
この制御信号発生器７の出力信号ＣＴＬの周期は、通常
方形波信号発生器２の出力信号Ｅ。の周期の２倍に設定
される。１０はアンドゲート９から出力されるクロック
パルスＣＬＫをカウントするカウンタである。
方形波信号発生器２の出力信号Ｅ。の周期の２倍に設定
される。１０はアンドゲート９から出力されるクロック
パルスＣＬＫをカウントするカウンタである。
第７図は、このような回路の動作を説明するためのタイ
ムチャートである。方形波信号発生器２の出力レベルは
例えばＨＩＧＨレベルで＋５Ｖ。
ムチャートである。方形波信号発生器２の出力レベルは
例えばＨＩＧＨレベルで＋５Ｖ。
ＬＯＷレベルで一５■になるように設定されている。積
分器３の入力に着目すると、方形波信号発生器２から入
力される電流が定電流＋１ またｒｅｆ は−１ｒｅｆの、例えば２．５倍になるように設定され
ている。また、被測定信号電圧ＥＸとの関係は、抵抗Ｒ
を介して被測定信号電圧ＥＸから積分器３に入力される
電流の最大値が定電流源の電流の絶対値と等しくなるよ
うに設定されている。
分器３の入力に着目すると、方形波信号発生器２から入
力される電流が定電流＋１ またｒｅｆ は−１ｒｅｆの、例えば２．５倍になるように設定され
ている。また、被測定信号電圧ＥＸとの関係は、抵抗Ｒ
を介して被測定信号電圧ＥＸから積分器３に入力される
電流の最大値が定電流源の電流の絶対値と等しくなるよ
うに設定されている。
方形波信号Ｅ が立ち上がる時刻ｔ１においてスイッチ
８により定電流＋Ｉ が選択され、制ｅｆ 御信号発生器７の出力信号ＣＴＬも立ち上がる。
８により定電流＋Ｉ が選択され、制ｅｆ 御信号発生器７の出力信号ＣＴＬも立ち上がる。
この状態では、積分器３には被測定信号電圧ＥＸ。
方形波信号十ＥＣのそれぞれに関連した電流および定電
流子１ が入力され、積分器３の出力信ｅｆ 号Ｖ は最大傾斜で減少し、時刻ｔ２で零レベル＾ になる、積分器３の出力信号ｖＡが零゛レベルになると
コンパレータ４の出力信号は反転し、フリップフロップ
６の出力信号もＨＩ ＧＨレベルになる。
流子１ が入力され、積分器３の出力信ｅｆ 号Ｖ は最大傾斜で減少し、時刻ｔ２で零レベル＾ になる、積分器３の出力信号ｖＡが零゛レベルになると
コンパレータ４の出力信号は反転し、フリップフロップ
６の出力信号もＨＩ ＧＨレベルになる。
フリップフロップ６の出力信号がＨＩＧＨレベルになる
ことによりスイッチ８が駆動され定電流−■ が選択
される。これにより、積分器３にはｒｅｆ 被測定信号電圧ＥＸ、方形波信号十Ｅ、のそれぞれに関
連した電流および定電流−１が入力さｒｅｆ れ、積分器３の出力信号Ｖ＾は最大傾斜よりも綬い傾斜
で減少する。また、フリップフロップ６の出力信号がＨ
ＩＧＨレベルになることによりアンドゲート９が開かれ
、カウントクロック発生器５の出力パルスＣＬＫはカウ
ンター０に加えられてカウントされることになる。方形
波信号Ｅ。は立ち上がり時刻ｔ１から一定の時間Ｔ／２
（Ｔは方形波信号の周期）が経過した時刻ｔ３で立ち
下がる。これにより、積分器３には被測定信号電圧Ｅｘ
、方形波信号−Ｅｃのそれぞれに関連した電流および定
電流−■ が入力されて積分器３のｒｅｆ 出力信号Ｖ、は反転し、最大傾斜で増加して時刻ｔ で
零レベルになる。積分器３の出力信号■５が零レベルに
なるとコンパレータ４の出力信号は再び反転し、これに
よりフリップフロップ６の出力信号はＬＯＷレベルにな
る。フリップフロツー６の出力信号がＬＯＷレベルにな
ることによりスイッチ８では定電流子■ を選択する
。この状ｅｆ 態では、積分器３には被測定信号電圧ＥＸ、方形波信号
−ＥＣのそれぞれに関連した電流および定電流子Ｉ ｒ
ｅｆが入力され、積分器３の出力信号■Ａは最大傾斜よ
りも緩い傾斜で増加する。また、フリップフロラ１６の
出力信号がＬＯＷレベルになることによりアンドゲート
９は閉じられ、カウンター０はカウントクロック発生器
５から出力されるタロツクパルスＣＬ Ｋのカウントを
中断してカウント値を保持する。方形波信号Ｅ。は立ち
下がり時刻ｔ３から一定の時間Ｔ／２が経過した時刻ｔ
５で立ち上がる。
ことによりスイッチ８が駆動され定電流−■ が選択
される。これにより、積分器３にはｒｅｆ 被測定信号電圧ＥＸ、方形波信号十Ｅ、のそれぞれに関
連した電流および定電流−１が入力さｒｅｆ れ、積分器３の出力信号Ｖ＾は最大傾斜よりも綬い傾斜
で減少する。また、フリップフロップ６の出力信号がＨ
ＩＧＨレベルになることによりアンドゲート９が開かれ
、カウントクロック発生器５の出力パルスＣＬＫはカウ
ンター０に加えられてカウントされることになる。方形
波信号Ｅ。は立ち上がり時刻ｔ１から一定の時間Ｔ／２
（Ｔは方形波信号の周期）が経過した時刻ｔ３で立ち
下がる。これにより、積分器３には被測定信号電圧Ｅｘ
、方形波信号−Ｅｃのそれぞれに関連した電流および定
電流−■ が入力されて積分器３のｒｅｆ 出力信号Ｖ、は反転し、最大傾斜で増加して時刻ｔ で
零レベルになる。積分器３の出力信号■５が零レベルに
なるとコンパレータ４の出力信号は再び反転し、これに
よりフリップフロップ６の出力信号はＬＯＷレベルにな
る。フリップフロツー６の出力信号がＬＯＷレベルにな
ることによりスイッチ８では定電流子■ を選択する
。この状ｅｆ 態では、積分器３には被測定信号電圧ＥＸ、方形波信号
−ＥＣのそれぞれに関連した電流および定電流子Ｉ ｒ
ｅｆが入力され、積分器３の出力信号■Ａは最大傾斜よ
りも緩い傾斜で増加する。また、フリップフロラ１６の
出力信号がＬＯＷレベルになることによりアンドゲート
９は閉じられ、カウンター０はカウントクロック発生器
５から出力されるタロツクパルスＣＬ Ｋのカウントを
中断してカウント値を保持する。方形波信号Ｅ。は立ち
下がり時刻ｔ３から一定の時間Ｔ／２が経過した時刻ｔ
５で立ち上がる。
以下、同様の動作を時刻上〇で制御信号Ｃ’ｌ’ Ｌが
立ち下がるまでの間繰り返す、第７図に示す制御信号Ｃ
ＴＬは、方形波信号Ｅ の２周期の間、ＨＩＧＨレベル
に保たれている。
立ち下がるまでの間繰り返す、第７図に示す制御信号Ｃ
ＴＬは、方形波信号Ｅ の２周期の間、ＨＩＧＨレベル
に保たれている。
以、Ｅのような動作により、カウンター０は、方形波信
号ＥＣの２周期の間の積分によるパルス幅信号ＶＣの時
間に関連したクロックパルスＣＬＫをカウントする。し
たがって、被測定信号電圧Ｅｘが零の時とフルスケール
の時におけるカウンター０のカウント値を予め校正して
おくことにより、カウンター０のカウント値から未知の
被測定信号電圧ＥＸの値を求めることができる。
号ＥＣの２周期の間の積分によるパルス幅信号ＶＣの時
間に関連したクロックパルスＣＬＫをカウントする。し
たがって、被測定信号電圧Ｅｘが零の時とフルスケール
の時におけるカウンター０のカウント値を予め校正して
おくことにより、カウンター０のカウント値から未知の
被測定信号電圧ＥＸの値を求めることができる。
〈発明が解決しようとする課題〉
ところで、このように構成されたＡＤ変換器の分解能は
、カウンタ１０に加えられるクロックパルスＣＬＫの周
波数と制御信号ＣＴ Ｌにより制御されるカウンタ１０
のカウント時間によって決定される。従来の構成では、
カウンタ１０に加えられるタロツクパルスＣＬＫの周波
数を高くし、カウンタ１０のカウント時間を長くすれば
、測定分解能を高めることができる。
、カウンタ１０に加えられるクロックパルスＣＬＫの周
波数と制御信号ＣＴ Ｌにより制御されるカウンタ１０
のカウント時間によって決定される。従来の構成では、
カウンタ１０に加えられるタロツクパルスＣＬＫの周波
数を高くし、カウンタ１０のカウント時間を長くすれば
、測定分解能を高めることができる。
しかしながら、タロツクパルスＣＬＫの周波数を高くし
た場合には回路素子としてクロックパルスの周波数に応
じて高速素子を用いなければならず、コストが高くなる
という問題があり、また、カウント時間を長くすると測
定時間が長くなり、高速測定が行えなくなるという問題
があった。
た場合には回路素子としてクロックパルスの周波数に応
じて高速素子を用いなければならず、コストが高くなる
という問題があり、また、カウント時間を長くすると測
定時間が長くなり、高速測定が行えなくなるという問題
があった。
本発明の目的は、このような点に鑑みてなされたもので
、コンパレータの出力ｖｃ （いわゆるパルス幅変調出
力Ｐ Ｗ Ｍ ）の立ち上がりエツジないし立ち下がり
エツジとクロックのエツジの時間差を計測して、高分解
能の帰還型パルス幅変調方式ＡＤ変換器を実現しようと
するものである。
、コンパレータの出力ｖｃ （いわゆるパルス幅変調出
力Ｐ Ｗ Ｍ ）の立ち上がりエツジないし立ち下がり
エツジとクロックのエツジの時間差を計測して、高分解
能の帰還型パルス幅変調方式ＡＤ変換器を実現しようと
するものである。
く課題を解決するための手段〉
このような目的を達成するなめに、本発明は、基準クロ
ックを発生するカウントクロック発生器と、 前記基準タロツクを１／Ｎに分周する分周器と、この分
周器の出力クロックを受け、同じ周波数である方形波信
号を発生する方形波信号発生器と、正負一対の基準電流
を出力する基準電流源と、この基準電流源を択一的に選
択するスイッチと、前記方形波信号および入力抵抗を介
して与えられる被測定信号電圧に関連した電流と、前記
スイッチにより選択された基１ｆ、電流を加算して積分
する積分器と、 この積分器の出力信号と零電位を比較し、被測定信号電
圧に対応したパルス幅の信号を得ると共に、このパルス
幅の信号を前記スイッチの駆動信号として出力するコン
パレータと、 前記コンパレータの出力信号をゲート信号としして前記
基準タロツクを出力するゲートと、前記分周器の出力ク
ロックでリセットされ、前記ゲートから出力されるゲー
テッドクロックをカウントするカウンタと、 前記コンパレータの出力信号と前記基準クロックとを受
け、コンパレータの時間幅パルスの開始時点と基準タロ
ツクのエツジとの時間差、およびコンパレータの時間幅
パルスの終了時点と基準クロックのエツジの時間差をリ
アルタイムで測定する時間差測定回路と、 前記カウンタのカウント値、前記時間差測定回路の測定
値、前記基準電流値、前記入力抵抗の値および基準クロ
ックの周波数を基に、被測定信号電圧に対応したデジタ
ル値を演算により求める演算装置 を具備したことを特徴とする。
ックを発生するカウントクロック発生器と、 前記基準タロツクを１／Ｎに分周する分周器と、この分
周器の出力クロックを受け、同じ周波数である方形波信
号を発生する方形波信号発生器と、正負一対の基準電流
を出力する基準電流源と、この基準電流源を択一的に選
択するスイッチと、前記方形波信号および入力抵抗を介
して与えられる被測定信号電圧に関連した電流と、前記
スイッチにより選択された基１ｆ、電流を加算して積分
する積分器と、 この積分器の出力信号と零電位を比較し、被測定信号電
圧に対応したパルス幅の信号を得ると共に、このパルス
幅の信号を前記スイッチの駆動信号として出力するコン
パレータと、 前記コンパレータの出力信号をゲート信号としして前記
基準タロツクを出力するゲートと、前記分周器の出力ク
ロックでリセットされ、前記ゲートから出力されるゲー
テッドクロックをカウントするカウンタと、 前記コンパレータの出力信号と前記基準クロックとを受
け、コンパレータの時間幅パルスの開始時点と基準タロ
ツクのエツジとの時間差、およびコンパレータの時間幅
パルスの終了時点と基準クロックのエツジの時間差をリ
アルタイムで測定する時間差測定回路と、 前記カウンタのカウント値、前記時間差測定回路の測定
値、前記基準電流値、前記入力抵抗の値および基準クロ
ックの周波数を基に、被測定信号電圧に対応したデジタ
ル値を演算により求める演算装置 を具備したことを特徴とする。
く作用〉
本発明では、帰還型パルス幅変調方式ＡＤ変換器で得ら
れる被測定信号電圧に対応した時間幅パルスを、カウン
タにおいて基準クロックを１／Ｎ分周したクロックで計
数すると共に、他方では時間第測定回路において前記時
間幅パルスの立ち上がりエツジと１／Ｎ分周クロックの
エツジとの時間差および時間幅パルスの立ち下がりのエ
ツジと１ ／ Ｎ分周クロックのエツジとの時間差をそ
れぞれリアルタイムで測定する。
れる被測定信号電圧に対応した時間幅パルスを、カウン
タにおいて基準クロックを１／Ｎ分周したクロックで計
数すると共に、他方では時間第測定回路において前記時
間幅パルスの立ち上がりエツジと１／Ｎ分周クロックの
エツジとの時間差および時間幅パルスの立ち下がりのエ
ツジと１ ／ Ｎ分周クロックのエツジとの時間差をそ
れぞれリアルタイムで測定する。
演算装置では、前記カウンタのオウンｌ−値と時間差測
定回路で測定した２つの時間差等を基に演算し、被測定
信号電圧に対応したデジタル値を求める。
定回路で測定した２つの時間差等を基に演算し、被測定
信号電圧に対応したデジタル値を求める。
これにより時間幅パルスの時間幅を高分解能で測定する
ことができ、高精庇のＡＤ変換を実現することができる
。
ことができ、高精庇のＡＤ変換を実現することができる
。
〈実施例〉
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明に係る帰還型パルス幅変調方式ＡＤ変換
器の一実施例を示す構成図である。
器の一実施例を示す構成図である。
図において、第６図と同等部分には同一符号を付しであ
る。２０はカウントクロック発生器５から出力されるタ
ロツク■。１８を１／Ｎに分周する分周器で、その出力
はカウンタ１０にリセット信号として入力されると共に
方形波信号発生器２１にも入力される。方形波信号発生
器２１は分周器２０からの矩形波信号を周期は変えない
で電圧値のみを±Ｅｃの方形波に変換する。
る。２０はカウントクロック発生器５から出力されるタ
ロツク■。１８を１／Ｎに分周する分周器で、その出力
はカウンタ１０にリセット信号として入力されると共に
方形波信号発生器２１にも入力される。方形波信号発生
器２１は分周器２０からの矩形波信号を周期は変えない
で電圧値のみを±Ｅｃの方形波に変換する。
９ａはゲートで、周波数ｆ のクロック”ＣＩ］をコン
パレータ４の出力Ｖｃでゲートする。その出力（ゲーテ
ッドクロック）ＶＧはカウンター０でカウントされる。
パレータ４の出力Ｖｃでゲートする。その出力（ゲーテ
ッドクロック）ＶＧはカウンター０でカウントされる。
３０は時間差測定回路で、コンパレータ４の出力Ｖ と
前記クロックＶ。、８を入力とし、Ｖｃの立ち上がりエ
ツジないし立ち下がりエツジとクロックＶｃｔｓのエツ
ジの時間差をリアルタイムで測定するものである。なお
、この時間差測定回路の詳細は後述する。
前記クロックＶ。、８を入力とし、Ｖｃの立ち上がりエ
ツジないし立ち下がりエツジとクロックＶｃｔｓのエツ
ジの時間差をリアルタイムで測定するものである。なお
、この時間差測定回路の詳細は後述する。
４０は演算装置で、分周器２０の出力、カウンタ１０の
出力および時間差測定回路３０の出力を基に演算により
被測定信号電圧Ｅ８を求めるものである。
出力および時間差測定回路３０の出力を基に演算により
被測定信号電圧Ｅ８を求めるものである。
第２図は、時間差測定回路３０の一例を示す構成図であ
る０図において、３１は制御回路で、第１図のコンパレ
ータ４の出力Ｖｃとカウントクロック発生器５からのク
ロックとを導入し、時間差（端数時間）に相当するパル
ス幅の信号Ｓ１を出力するものである。３２は端数時間
測定回路で、端数時間幅に対応したデジタル値を求める
ことができるものである。
る０図において、３１は制御回路で、第１図のコンパレ
ータ４の出力Ｖｃとカウントクロック発生器５からのク
ロックとを導入し、時間差（端数時間）に相当するパル
ス幅の信号Ｓ１を出力するものである。３２は端数時間
測定回路で、端数時間幅に対応したデジタル値を求める
ことができるものである。
第３図は端数時間測定回路３２の具体的構成例を示すも
のである。第３図において、３３はバッファアンプで、
入力信号ｖ０を受けて、入力信号と同じパルス幅の信号
ｖｃ１とそれを反転した信号ｖＣ２とを出力する。信号
■。１はトランジスタＱ２のベースに加えられ１．他方
の信号Ｖ。２はトランジスタＱ１のベースに加えられる
。
のである。第３図において、３３はバッファアンプで、
入力信号ｖ０を受けて、入力信号と同じパルス幅の信号
ｖｃ１とそれを反転した信号ｖＣ２とを出力する。信号
■。１はトランジスタＱ２のベースに加えられ１．他方
の信号Ｖ。２はトランジスタＱ１のベースに加えられる
。
２つのトランジスタＱ、Ｑ２のエミッタは互いに接続さ
れ、定電流源３４に接続されている。
れ、定電流源３４に接続されている。
前記トランジスタＱ１のコレクタはコモンラインに接続
され、トランジスタＱ２のコレクタは増幅器３５の入力
端に接続されている。
され、トランジスタＱ２のコレクタは増幅器３５の入力
端に接続されている。
増幅器３５の入力端とコモンライン間にはコンデンサ３
６が接続され、このコンデンサ３６はスイッチＳＷを介
して電圧Ｖｏが印加されている。
６が接続され、このコンデンサ３６はスイッチＳＷを介
して電圧Ｖｏが印加されている。
このスイッチＳＷはリセット信号により制御される。
増幅器３５の出力はＡＤ変換器３７に導かれ、デジタル
変換される。
変換される。
第４図はこのような時間差測定回路の動作に係るタイム
チャートである０時刻ｔ１以前では制御回路３１の信号
Ｓ１がＬＯＷであるなめバ・ｙファアング３３の出力信
号Ｖ。２はＨＩＧＨでありトランジスタＱ、はオンとな
っており、他方の出力信号ＶＣ１がＬＯＷであるためト
ランジスタＱ２はオフとなっている。一方スイッチＳＷ
はｔ１以前ではオンとなっていて、コンデンサ３６の電
圧はＶｏとなっている。
チャートである０時刻ｔ１以前では制御回路３１の信号
Ｓ１がＬＯＷであるなめバ・ｙファアング３３の出力信
号Ｖ。２はＨＩＧＨでありトランジスタＱ、はオンとな
っており、他方の出力信号ＶＣ１がＬＯＷであるためト
ランジスタＱ２はオフとなっている。一方スイッチＳＷ
はｔ１以前ではオンとなっていて、コンデンサ３６の電
圧はＶｏとなっている。
時刻ｔ で入力信号Ｓ１がＨＩＧＨになると、バッファ
アンプ３３の２つの出力は以前の状態とは逆のＨＩＧＨ
およびＬＯＷにそれぞれ変わる。
アンプ３３の２つの出力は以前の状態とは逆のＨＩＧＨ
およびＬＯＷにそれぞれ変わる。
また、スイッチＳＷはこの時点でオフになる（そのよう
に制御される）、シたがって、これによりトランジスタ
Ｑ１がオフ、トランジスタＱ２がオンに変わる。その結
果、コンデンサ３６に充電されていた電荷はトランジス
タＱ２を介して放電する。これにより、コンデンサ３６
の電圧は減少してゆき、時刻ｔ において電圧■１とな
る。
に制御される）、シたがって、これによりトランジスタ
Ｑ１がオフ、トランジスタＱ２がオンに変わる。その結
果、コンデンサ３６に充電されていた電荷はトランジス
タＱ２を介して放電する。これにより、コンデンサ３６
の電圧は減少してゆき、時刻ｔ において電圧■１とな
る。
時刻ｔ において、入力信号Ｓ１がＬＯＷになると、こ
れに同期してバッファアンプ３３の出力は反転し、トラ
ンジスタＱ２がオフとなり、コンデンサ３６の放電はス
トップする。このときスイッチＳＷはオフ状態が維持さ
れるようになっており、このためコンデンサ３６は電圧
Ｖ１を保持する。この場合、コンデンサ３６の電圧Ｖ。
れに同期してバッファアンプ３３の出力は反転し、トラ
ンジスタＱ２がオフとなり、コンデンサ３６の放電はス
トップする。このときスイッチＳＷはオフ状態が維持さ
れるようになっており、このためコンデンサ３６は電圧
Ｖ１を保持する。この場合、コンデンサ３６の電圧Ｖ。
と■１との間には、次式の関係かある。
Ｖ −Ｖ ＝ＡＶ＝ ＜１／Ｃ）−１・△Ｔ１０１
ま ただし、Ｃはコンデンサ３６の容量 このようにコンデンサ３６の電圧の変化量△Ｖは、最初
の端数時間△Ｔ１に比例する。したがって、コンデンサ
３６の電圧を増幅器３５を介してＡＤ変換器３７に入力
し、デジタル変換することにより最初の端数時間をデジ
タル値として求めることができる。
ま ただし、Ｃはコンデンサ３６の容量 このようにコンデンサ３６の電圧の変化量△Ｖは、最初
の端数時間△Ｔ１に比例する。したがって、コンデンサ
３６の電圧を増幅器３５を介してＡＤ変換器３７に入力
し、デジタル変換することにより最初の端数時間をデジ
タル値として求めることができる。
次に時刻ｔ３にてスイッチＳＷをオンにして、コンデン
サ３６を初期化し、次の端数時間を上記と同様な動作に
より求めることができる。
サ３６を初期化し、次の端数時間を上記と同様な動作に
より求めることができる。
以上のように、この時間差測定回路はリアルタイムで端
数時間を測定することができる。
数時間を測定することができる。
さて、第１図の実施例に戻ってその動作を説明すれば次
の通りである。コンパレータの出力Ｖ。、クロックＶ
、ゲーテッドクロックＶＧに係るＣ［に タイムチャートを第５図に示す６時間差測定回路３０に
よりコンパレータの出力Ｖｃの立ち上がりからクロック
ＶＣＬＨの立ち上がりまでの時間を測定する。このとき
の測定値を１゛１とする。その後同様に、時間差測定回
路３０によりコンパレータの出力Ｖｃの立ち下がりから
クロック■ｃ［にの立ち上がりまでの時間を測定する。
の通りである。コンパレータの出力Ｖ。、クロックＶ
、ゲーテッドクロックＶＧに係るＣ［に タイムチャートを第５図に示す６時間差測定回路３０に
よりコンパレータの出力Ｖｃの立ち上がりからクロック
ＶＣＬＨの立ち上がりまでの時間を測定する。このとき
の測定値を１゛１とする。その後同様に、時間差測定回
路３０によりコンパレータの出力Ｖｃの立ち下がりから
クロック■ｃ［にの立ち上がりまでの時間を測定する。
そのときの測定値をＴ２とする。
一方、カウンタ１０により、第５図の（イ）に示すコン
パレータの出力Ｖｃの時間幅をゲーテッドクロックによ
りカウントする。そのときの計数値をｎとする。
パレータの出力Ｖｃの時間幅をゲーテッドクロックによ
りカウントする。そのときの計数値をｎとする。
演算装置４Ｑは、次式に基づき被測定信号電圧なお、本
発明は実施例の構成に限定されるものではない０例えば
分周器については、クロックｖｃ、Ｋを１／Ｎ分周した
程度の周波数のパルスを発生する別なりロック発振器を
用いてもよい。
発明は実施例の構成に限定されるものではない０例えば
分周器については、クロックｖｃ、Ｋを１／Ｎ分周した
程度の周波数のパルスを発生する別なりロック発振器を
用いてもよい。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、パルス幅
変調方式のＡＤ変換器の持つ積分周期とクロック周波数
により制限されていた分解能を飛躍的に向上することが
できると共に、ＡＤ変換時間に影響を及ぼすことなくリ
アルタイムで高分解能を実現できるという特徴かある。
変調方式のＡＤ変換器の持つ積分周期とクロック周波数
により制限されていた分解能を飛躍的に向上することが
できると共に、ＡＤ変換時間に影響を及ぼすことなくリ
アルタイムで高分解能を実現できるという特徴かある。
また、同一の分解能でよければ積分時間を飛躍的に短縮
することもでさるという特徴がある。
することもでさるという特徴がある。
第１図は本発明に係る帰還型パルス幅変調方式ＡＤ変換
器の一実施例を示す構成図、第２図は時間差測定回路の
具体例を示す構成図、第３図は端数時間測定回路の具体
例を示す構成図、第４図は端数時間測定回路の動作を説
明するためのタイムチャート、第５図は第１図の構成に
おける動作を説明するためのタイムチャート、第６図は
従来の帰還型パルス幅変調方式ＡＤ変換器の一例を示す
構成図、第７図は第６図のＡＤ変換器の動作を説明する
ためのタイムチャートである。 ３・・・積分器、４・・・コンパレータ、５・・・カウ
ントクロック発生器、９ａ・・・ゲート、１０・・・カ
ウンタ、２０・・・分周器、３０・・・時間差測定回路
、４ｏ・・・演算装置、Ｒ３・・・入力抵抗、３１・・
・制御回路、３２・・端数時間測定回路。 第 ３ 図 ｙＡ４図
器の一実施例を示す構成図、第２図は時間差測定回路の
具体例を示す構成図、第３図は端数時間測定回路の具体
例を示す構成図、第４図は端数時間測定回路の動作を説
明するためのタイムチャート、第５図は第１図の構成に
おける動作を説明するためのタイムチャート、第６図は
従来の帰還型パルス幅変調方式ＡＤ変換器の一例を示す
構成図、第７図は第６図のＡＤ変換器の動作を説明する
ためのタイムチャートである。 ３・・・積分器、４・・・コンパレータ、５・・・カウ
ントクロック発生器、９ａ・・・ゲート、１０・・・カ
ウンタ、２０・・・分周器、３０・・・時間差測定回路
、４ｏ・・・演算装置、Ｒ３・・・入力抵抗、３１・・
・制御回路、３２・・端数時間測定回路。 第 ３ 図 ｙＡ４図
Claims (1)
- 【特許請求の範囲】 基準クロックを発生するカウントクロック発生器と、 前記基準クロックを１／Ｎに分周する分周器と、この分
周器の出力クロックを受け、同じ周波数である方形波信
号を発生する方形波信号発生器と、正負一対の基準電流
を出力する基準電流源と、この基準電流源を択一的に選
択するスイッチと、前記方形波信号および入力抵抗を介
して与えられる被測定信号電圧に関連した電流と、前記
スイッチにより選択された基準電流を加算して積分する
積分器と、 この積分器の出力信号と零電位を比較し、被測定信号電
圧に対応したパルス幅の信号を得ると共に、このパルス
幅の信号を前記スイッチの駆動信号として出力するコン
パレータと、 前記コンパレータの出力信号をゲート信号としして前記
基準クロックを出力するゲートと、前記分周器の出力ク
ロックでリセットされ、前記ゲートから出力されるゲー
テッドクロックをカウントするカウンタと、 前記コンパレータの出力信号と前記基準クロックとを受
け、コンパレータの時間幅パルスの開始時点と基準クロ
ックのエッジとの時間差、およびコンパレータの時間幅
パルスの終了時点と基準クロックのエッジの時間差をリ
アルタイムで測定する時間差測定回路と、 前記カウンタのカウント値、前記時間差測定回路の測定
値、前記基準電流値、前記入力抵抗の値および基準クロ
ックの周波数を基に、被測定信号電圧に対応したデジタ
ル値を演算により求める演算装置 を具備したことを特徴とする帰還型パルス幅変調方式Ａ
Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28451789A JPH03145332A (ja) | 1989-10-31 | 1989-10-31 | 帰還型パルス幅変調方式ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28451789A JPH03145332A (ja) | 1989-10-31 | 1989-10-31 | 帰還型パルス幅変調方式ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145332A true JPH03145332A (ja) | 1991-06-20 |
Family
ID=17679522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28451789A Pending JPH03145332A (ja) | 1989-10-31 | 1989-10-31 | 帰還型パルス幅変調方式ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145332A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797458A (en) * | 1980-12-09 | 1982-06-17 | Yokogawa Hewlett Packard Ltd | Phase difference detector |
| JPS61102820A (ja) * | 1984-10-24 | 1986-05-21 | Yokogawa Hokushin Electric Corp | 帰還形パルス幅変調方式ａ／ｄ変換器 |
| JPS6276930A (ja) * | 1985-09-30 | 1987-04-09 | Yokogawa Electric Corp | 帰還形パルス幅変調方式アナログデジタル変換器 |
-
1989
- 1989-10-31 JP JP28451789A patent/JPH03145332A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5797458A (en) * | 1980-12-09 | 1982-06-17 | Yokogawa Hewlett Packard Ltd | Phase difference detector |
| JPS61102820A (ja) * | 1984-10-24 | 1986-05-21 | Yokogawa Hokushin Electric Corp | 帰還形パルス幅変調方式ａ／ｄ変換器 |
| JPS6276930A (ja) * | 1985-09-30 | 1987-04-09 | Yokogawa Electric Corp | 帰還形パルス幅変調方式アナログデジタル変換器 |
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