JPH03147043A - Ｃｐｕバス拡張回路 - Google Patents
Ｃｐｕバス拡張回路Info
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- JPH03147043A JPH03147043A JP1286474A JP28647489A JPH03147043A JP H03147043 A JPH03147043 A JP H03147043A JP 1286474 A JP1286474 A JP 1286474A JP 28647489 A JP28647489 A JP 28647489A JP H03147043 A JPH03147043 A JP H03147043A
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- bus
- receiver
- driver
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
制御板とランダムアクセスメモリ板との間のＣｐｕバス
の拡張回路に関し、 ランダムアクセスメモリ板の挿入と離脱時において、Ｃ
ＰＵの暴走が発生しない回路を提供することを目的とし
、 システムの制御を司る中央処理部とデータの授受を行う
第一のバスデータ送受信手段を有せる第一バスドライバ
／レシーバを具備した制御板と、データを格納するラン
ダムアクセスメモリとデータの授受を行う第二のバスデ
ータ送受信手段を有せる第二バスドライバ／レシーバを
具備したランダムアクセスメモリ板との間にてＣＰＵバ
スの拡張を行うものにおいて、前記ランダムアクセスメ
モリ板の内部に、前記ランダムアクセスメモリ板の挿入
および離脱時の電圧変動を監視してアラーム信号を生成
して分岐出力し、一方の該アラーム信号を前記第二のバ
スデータ送受信手段に入力して「閉」にする制御を行う
電圧監視手段と、前記第二バスドライバ／レシーバの内
部に、前記電圧監視手段の出力を入力して送出する監視
信号送出手段と、前記監視信号送出手段の出力を入力し
て前記第一のバスデータ送受信手段を「閉」にする制御
を行う監視信号受信手段とを設け、前記ランダムアクセ
スメモリ板の挿入と離脱時の電圧変動を監視して、異常
の際はＣＰＵバスを切り離して中央処理部の暴走を防止
するように構成する。
の拡張回路に関し、 ランダムアクセスメモリ板の挿入と離脱時において、Ｃ
ＰＵの暴走が発生しない回路を提供することを目的とし
、 システムの制御を司る中央処理部とデータの授受を行う
第一のバスデータ送受信手段を有せる第一バスドライバ
／レシーバを具備した制御板と、データを格納するラン
ダムアクセスメモリとデータの授受を行う第二のバスデ
ータ送受信手段を有せる第二バスドライバ／レシーバを
具備したランダムアクセスメモリ板との間にてＣＰＵバ
スの拡張を行うものにおいて、前記ランダムアクセスメ
モリ板の内部に、前記ランダムアクセスメモリ板の挿入
および離脱時の電圧変動を監視してアラーム信号を生成
して分岐出力し、一方の該アラーム信号を前記第二のバ
スデータ送受信手段に入力して「閉」にする制御を行う
電圧監視手段と、前記第二バスドライバ／レシーバの内
部に、前記電圧監視手段の出力を入力して送出する監視
信号送出手段と、前記監視信号送出手段の出力を入力し
て前記第一のバスデータ送受信手段を「閉」にする制御
を行う監視信号受信手段とを設け、前記ランダムアクセ
スメモリ板の挿入と離脱時の電圧変動を監視して、異常
の際はＣＰＵバスを切り離して中央処理部の暴走を防止
するように構成する。
本発明は、ＣＰＵバスの拡張回路に関する。
第４図はｃｐｕバス拡張の動作を示す図であり、特に所
望の装置間で通信を行うためのＣＰＵバスの拡張の説明
図である。図中、５０は端末間のデータ授受の制御を行
うデータ伝送装置であり、例えばシステムを制御を司る
制御板１０と制御板１０からの制御データを記憶するラ
ンダムアクセスメモリ板２０（以下ＲＡＭ板２０と称す
）および伝送データ授受のインタフェースとなる第一デ
ータ伝送プリント板４０−１〜第ｎデータ伝送プリント
板４０−ｎ等よりなっている。そしてこの制御板１０と
ＲＡＭ板２板上０一データ伝送プリント板４０−１〜第
ｎデータ伝送プリント板４０−ｎとの間では、中央処理
装置バス（以下ＣＰＵバスと称す）を構成するデータバ
ス３１とアドレスバス３２とを介して接続されており、
ＣＰＵバスの情報である制御データはデータバス３１を
介して、また制御データの格納番地のアドレスデータは
アドレスバス３２を介して伝送される。
望の装置間で通信を行うためのＣＰＵバスの拡張の説明
図である。図中、５０は端末間のデータ授受の制御を行
うデータ伝送装置であり、例えばシステムを制御を司る
制御板１０と制御板１０からの制御データを記憶するラ
ンダムアクセスメモリ板２０（以下ＲＡＭ板２０と称す
）および伝送データ授受のインタフェースとなる第一デ
ータ伝送プリント板４０−１〜第ｎデータ伝送プリント
板４０−ｎ等よりなっている。そしてこの制御板１０と
ＲＡＭ板２板上０一データ伝送プリント板４０−１〜第
ｎデータ伝送プリント板４０−ｎとの間では、中央処理
装置バス（以下ＣＰＵバスと称す）を構成するデータバ
ス３１とアドレスバス３２とを介して接続されており、
ＣＰＵバスの情報である制御データはデータバス３１を
介して、また制御データの格納番地のアドレスデータは
アドレスバス３２を介して伝送される。
また６０−１と６０−ｎは、第一データ伝送プリント板
４０１に直接された端末Ａおよび第ｎデータ伝送プリン
ト仮４０−ｎに対し回線を介し接続された端末Ｎである
。そしてこの囮［ｉ１１反１０はＣＰ Ｕｌｌを、また
ＲＡＭ板２板上０ＡＭ２１を具備している。
４０１に直接された端末Ａおよび第ｎデータ伝送プリン
ト仮４０−ｎに対し回線を介し接続された端末Ｎである
。そしてこの囮［ｉ１１反１０はＣＰ Ｕｌｌを、また
ＲＡＭ板２板上０ＡＭ２１を具備している。
成る端末Ａ６０〜１と成る端末Ｎ６０−ｎとの間でデー
タ授受を行いたい時は、制御板１０はＣＰＵＩＩの制御
のちとに制御データとアドレスデータの両データをデー
タバス３１およびアドレスバス３２を介して送出し、送
受信を行う装置の間でのデータ伝送先および通信方法の
決定が行われる。いわゆるデータ伝送の設定によるバス
拡張を行われて所望の対向通信装置間である例えば端末
Ａ６０−１と端末Ｎ６０−ｎとの間でＣＰＵバスが開か
れて接続される。
タ授受を行いたい時は、制御板１０はＣＰＵＩＩの制御
のちとに制御データとアドレスデータの両データをデー
タバス３１およびアドレスバス３２を介して送出し、送
受信を行う装置の間でのデータ伝送先および通信方法の
決定が行われる。いわゆるデータ伝送の設定によるバス
拡張を行われて所望の対向通信装置間である例えば端末
Ａ６０−１と端末Ｎ６０−ｎとの間でＣＰＵバスが開か
れて接続される。
第３図は従来の一実施例の構成を示す図であり、従来の
ＣＰＵバス拡張を制御板１０とＲＡＭ板２板上０う例を
示している。図中、１０は制御板であり、装置の制御を
司るｃ Ｐ Ｕｌｌとデータ送受のインタフェースとな
る第一バスドライバ／レシーバ１２よりなっており、か
つこの第一バスドライバ／レシーバ１２は、双方向バス
ドライバ／レシーバ１２ａと第一ドライバ１２ｂと第二
ドライバ１２ｃよりなっている。なお２０はＲＡＭ板で
あり、データの送受インタフェースとなる第二バスドラ
イバ／レシーバ２２と装置間のデータ伝送の設定内容や
アラーム情報等を格納するＲＡＭ２１と該ＲＡＭ２１の
書き込みと読みだしのタイミングを決めるタイミング生
成部２３よりなっており、かつこの第二バスドライバ／
レシーバ２２は、双方向バスドライバ／レシーバ２２ａ
ト第一レシーバ２２ｂと第二レシーバ２２ｃヨリなっ
ている。そして制御板１０とＲＡＭ板２板上０および制
御板１０とＲＡＭ板２板上０れぞれの内部は、ＣＰＵバ
スを形成するデータバス３Ｉおよびアドレスバス３２を
介して接続されている。
ＣＰＵバス拡張を制御板１０とＲＡＭ板２板上０う例を
示している。図中、１０は制御板であり、装置の制御を
司るｃ Ｐ Ｕｌｌとデータ送受のインタフェースとな
る第一バスドライバ／レシーバ１２よりなっており、か
つこの第一バスドライバ／レシーバ１２は、双方向バス
ドライバ／レシーバ１２ａと第一ドライバ１２ｂと第二
ドライバ１２ｃよりなっている。なお２０はＲＡＭ板で
あり、データの送受インタフェースとなる第二バスドラ
イバ／レシーバ２２と装置間のデータ伝送の設定内容や
アラーム情報等を格納するＲＡＭ２１と該ＲＡＭ２１の
書き込みと読みだしのタイミングを決めるタイミング生
成部２３よりなっており、かつこの第二バスドライバ／
レシーバ２２は、双方向バスドライバ／レシーバ２２ａ
ト第一レシーバ２２ｂと第二レシーバ２２ｃヨリなっ
ている。そして制御板１０とＲＡＭ板２板上０および制
御板１０とＲＡＭ板２板上０れぞれの内部は、ＣＰＵバ
スを形成するデータバス３Ｉおよびアドレスバス３２を
介して接続されている。
このような構成をもつ制御板１０とＲＡｌｖ１２０との
間でバス拡張を行うときは、ＣＰ ＵｌｌはＲＡＭ２１
との間で制御データと書き込みアドレスデータ及び書き
込み／読みだしのタイミングをとるクロック信号とＲＡ
Ｍ２１を読みだしまたは書き込み状態に制御を行う読み
だし／書き込み信号（Ｒ／Ｗ信号）の授受を行う。
間でバス拡張を行うときは、ＣＰ ＵｌｌはＲＡＭ２１
との間で制御データと書き込みアドレスデータ及び書き
込み／読みだしのタイミングをとるクロック信号とＲＡ
Ｍ２１を読みだしまたは書き込み状態に制御を行う読み
だし／書き込み信号（Ｒ／Ｗ信号）の授受を行う。
例えばＣＰＵＩＩからＲＡＭ２１への書き込み動作のと
き、制御データはＣＰＵＩＩ→データバス３１→双方向
バスドライバ／レシーバ１２ａ→データバス３１→双方
向バスドライバ／レシーバ２２ａ−データバス３１を通
りＲＡＭ２１に加えられる。またアドレスデータは、Ｃ
ＰＵＩＩ→アドレスバス３２→第一ドライバ１２ｂ→ア
ドレスバス３２−第一レシーバ２２ｂ−アドレスバス３
２を通り同様にＲＡＭ２１に加えられる。更にクロック
信号とＲ／Ｗ信号は、ＣＰＵ１１から双方向バスドライ
バ／レシーバ１２ａと第二ドライバ１２ｃに送られる。
き、制御データはＣＰＵＩＩ→データバス３１→双方向
バスドライバ／レシーバ１２ａ→データバス３１→双方
向バスドライバ／レシーバ２２ａ−データバス３１を通
りＲＡＭ２１に加えられる。またアドレスデータは、Ｃ
ＰＵＩＩ→アドレスバス３２→第一ドライバ１２ｂ→ア
ドレスバス３２−第一レシーバ２２ｂ−アドレスバス３
２を通り同様にＲＡＭ２１に加えられる。更にクロック
信号とＲ／Ｗ信号は、ＣＰＵ１１から双方向バスドライ
バ／レシーバ１２ａと第二ドライバ１２ｃに送られる。
双方向バスドライバ／レシーバ１２ａは、このクロック
信号とＲ／Ｗ信号を入力して、双方向バスドライバ／レ
シーバ１２ａを書き込み側または読みだし方向に切り換
える。
信号とＲ／Ｗ信号を入力して、双方向バスドライバ／レ
シーバ１２ａを書き込み側または読みだし方向に切り換
える。
また第二ドライバ１２ｃに送られたクロック信号とＲ／
Ｗ信号は、第二レシーバ２２ｃを通りタイミング生成部
２３に加えられて書き込み可能信号（ライ）ＥＮＢ信号
）を生成してＲＡＭ２１に加えられる。
Ｗ信号は、第二レシーバ２２ｃを通りタイミング生成部
２３に加えられて書き込み可能信号（ライ）ＥＮＢ信号
）を生成してＲＡＭ２１に加えられる。
このようにして制御板１０とＲＡＭ板２０の間でＣＰＵ
バス拡張が行われる。またＲＡＭ２１からＣＰＵ１１へ
の読みだしする時は、双方向バスドライバ／レシーバ１
２ａにはＣＰＵＩＩからのクロック信号とＲ／Ｗ信号を
加えられて読みだし方向に切り換えられ、またタイミン
グ生成部２３は読みだし可能信号（以下ライトＥＮＢ信
号と称す）を出力してＲＡＭ２１に加え、該ＲＡＭ２１
に格納されていたデータは上記と逆方向にデータバス３
１およびアドレスバス３２上を伝送してＣＰＵＩＩに送
出し、制御板ｌＯとＲＡＭ板２０の間でＣＰＵバス拡張
が行われる。
バス拡張が行われる。またＲＡＭ２１からＣＰＵ１１へ
の読みだしする時は、双方向バスドライバ／レシーバ１
２ａにはＣＰＵＩＩからのクロック信号とＲ／Ｗ信号を
加えられて読みだし方向に切り換えられ、またタイミン
グ生成部２３は読みだし可能信号（以下ライトＥＮＢ信
号と称す）を出力してＲＡＭ２１に加え、該ＲＡＭ２１
に格納されていたデータは上記と逆方向にデータバス３
１およびアドレスバス３２上を伝送してＣＰＵＩＩに送
出し、制御板ｌＯとＲＡＭ板２０の間でＣＰＵバス拡張
が行われる。
即ちＣＰＵＩＩからＲＡＭ２１へのＣＰＵバス拡張の書
き込み順序動作は、 ■ ＣＰＵＩＩからデータバス３１に制御データを、ま
たアドレスバス３２にアドレスデータを出力すると共に
、クロック信号およびＲ／Ｗ信号を書き込みに設定した
書き込み信号をそれぞれ出力する。
き込み順序動作は、 ■ ＣＰＵＩＩからデータバス３１に制御データを、ま
たアドレスバス３２にアドレスデータを出力すると共に
、クロック信号およびＲ／Ｗ信号を書き込みに設定した
書き込み信号をそれぞれ出力する。
■ 制御データとアドレスデータはＲＡＭ２１に加えら
れ、またタイミング生成部２３からはライトＥＮＢ信号
がＲＡＭ２１に出力される。
れ、またタイミング生成部２３からはライトＥＮＢ信号
がＲＡＭ２１に出力される。
■ 従って、ＲＡＭ２１は書き込み可能状態となり、Ｃ
ＰＵＩＩからの制御データはアドレスデータが指定する
アドレスに格納される。
ＰＵＩＩからの制御データはアドレスデータが指定する
アドレスに格納される。
また逆にＣＰＵＩＩからＲＡＭ２１へのＣＰＵバス拡張
の読みだし順序動作は、 ■ ＣＰＵ１１は、アドレスデータをアドレスバス３２
に、またクロック信号および読みだし信号をＲＡＭ２１
に向けて出力する。
の読みだし順序動作は、 ■ ＣＰＵ１１は、アドレスデータをアドレスバス３２
に、またクロック信号および読みだし信号をＲＡＭ２１
に向けて出力する。
■ 従ってタイミング生成部２３からはり−ドＥＮＢ信
号とアドレスデータがＲＡＭ２１に加えられ、アドレス
データが指定するアドレスから制御データを読みだしＣ
ＰＵ１１へ送出される。
号とアドレスデータがＲＡＭ２１に加えられ、アドレス
データが指定するアドレスから制御データを読みだしＣ
ＰＵ１１へ送出される。
上記のようなＣＰＵバス拡張を行う装置において、例え
ばＲＡＭ板２０の挿入または離脱により外部からの電源
が切断したような場合、ＲＡＭ板２０に印加される直流
電圧に変化を生じ、従って各回路に使用されている半導
体集積回路に誤動作が発生してＣＰＵバス拡張に影響を
与える。即ち、（１）ＲＡＭ板２０が書き込み状態にあ
るときＲＡＭ板２０に誤ったデータが一端は書き込まれ
るという状態が発生する。しかし電源電圧の安定時に初
期設定が行われ、装置の運用に影響は与えない。
ばＲＡＭ板２０の挿入または離脱により外部からの電源
が切断したような場合、ＲＡＭ板２０に印加される直流
電圧に変化を生じ、従って各回路に使用されている半導
体集積回路に誤動作が発生してＣＰＵバス拡張に影響を
与える。即ち、（１）ＲＡＭ板２０が書き込み状態にあ
るときＲＡＭ板２０に誤ったデータが一端は書き込まれ
るという状態が発生する。しかし電源電圧の安定時に初
期設定が行われ、装置の運用に影響は与えない。
（２）ＲＡＭ板２０が読みだし状態にあるときＲＡＭ板
２０から誤ったデータが出力され、制御板１０が誤った
データを読み込むためＣＰＵＩＩは暴走するようになる
。
２０から誤ったデータが出力され、制御板１０が誤った
データを読み込むためＣＰＵＩＩは暴走するようになる
。
従って電源無切断の連続運用の装置では、このＲＡＭ板
２０の挿入と離脱においてもＣＰＵバス拡張の際に、こ
のような影響がなく動作する回路が必要となる。
２０の挿入と離脱においてもＣＰＵバス拡張の際に、こ
のような影響がなく動作する回路が必要となる。
従って、ＣＰＵがＲＡＭ板のアクセス中にＲＡＭ板を挿
入した時、ｃｐｕが暴走するという問題がある。
入した時、ｃｐｕが暴走するという問題がある。
本発明は、ランダムアクセスメモリ板の挿入と離脱時に
おいて、ＣＰＵの暴走が発生しない回路を提供すること
を目的とする。
おいて、ＣＰＵの暴走が発生しない回路を提供すること
を目的とする。
（課題を解決するための手段〕
本発明では、システムの制御を司る中央処理部１１とデ
ータの授受を行う第一のバスデータ送受信手段１２−１
を有せる第一バスドライバ／レシーバ１２を具備した制
御板１０と、データを格納するランダムアクセスメモリ
２Ｉとデータの授受を行う第二のバスデータ送受信手段
２２−１を有せる第二バスドライバ／レシーバ２２を具
備したランダムアクセスメモリ板２０との間にてＣＰＵ
バス３０の拡張を行うものにおいて、前記ランダムアク
セスメモリ板２０の内部に、前記ランダムアクセスメモ
リ板２０の挿入および離脱時の電圧変動を監視してアラ
ーム信号を生成して分岐出力し、一方の該アラーム信号
を前記第二のバスデータ送受信手段２２−１に入力して
「閉」にする制御を行う電圧監視手段２４と、前記第二
バスドライバ／レシーバ２２の内部に、前記電圧監視手
段２４の出力を入力して送出する監視信号送出手段２２
−２と、前記監視信号送出手段２２−２の出力を入力し
て前記第一のバスデータ送受信手段１２Ｉを「閉」にす
る制御を行う監視信号受信手段１２２とを設け、前記ラ
ンダムアクセスメモリ板２０の挿入と離脱時の電圧変動
を監視して、異常の際はｃｐｕバス３０を切り離して中
央処理部１１の暴走を防止するように構成するものであ
る。
ータの授受を行う第一のバスデータ送受信手段１２−１
を有せる第一バスドライバ／レシーバ１２を具備した制
御板１０と、データを格納するランダムアクセスメモリ
２Ｉとデータの授受を行う第二のバスデータ送受信手段
２２−１を有せる第二バスドライバ／レシーバ２２を具
備したランダムアクセスメモリ板２０との間にてＣＰＵ
バス３０の拡張を行うものにおいて、前記ランダムアク
セスメモリ板２０の内部に、前記ランダムアクセスメモ
リ板２０の挿入および離脱時の電圧変動を監視してアラ
ーム信号を生成して分岐出力し、一方の該アラーム信号
を前記第二のバスデータ送受信手段２２−１に入力して
「閉」にする制御を行う電圧監視手段２４と、前記第二
バスドライバ／レシーバ２２の内部に、前記電圧監視手
段２４の出力を入力して送出する監視信号送出手段２２
−２と、前記監視信号送出手段２２−２の出力を入力し
て前記第一のバスデータ送受信手段１２Ｉを「閉」にす
る制御を行う監視信号受信手段１２２とを設け、前記ラ
ンダムアクセスメモリ板２０の挿入と離脱時の電圧変動
を監視して、異常の際はｃｐｕバス３０を切り離して中
央処理部１１の暴走を防止するように構成するものであ
る。
本発明では第１図に示すように、ランダムアクセスメモ
リ板２０が挿入されていない場合は、すべての第一バス
ドライバ／レシーバ１２と第二バスドライバ／レシーバ
２２を閉じられてＣＰ［Ｊバス３０への影響を無くして
いる。またランダムアクセスメモリ板２０が挿入された
時は、ランダムアクセスメモリ板２０の直流印加電圧が
安定した後は電圧監視手段２４の出力により第一ハスド
ライム／レシーバ１２と第二バスドライバ／レシーバ２
２が開放されるようにしている。
リ板２０が挿入されていない場合は、すべての第一バス
ドライバ／レシーバ１２と第二バスドライバ／レシーバ
２２を閉じられてＣＰ［Ｊバス３０への影響を無くして
いる。またランダムアクセスメモリ板２０が挿入された
時は、ランダムアクセスメモリ板２０の直流印加電圧が
安定した後は電圧監視手段２４の出力により第一ハスド
ライム／レシーバ１２と第二バスドライバ／レシーバ２
２が開放されるようにしている。
従って、ランダムアクセスメモリ板２０の挿入によるＣ
ＰＵバスへの影響が無くなる為、ＣＰＵの暴走を防止す
る事が可能となる。
ＰＵバスへの影響が無くなる為、ＣＰＵの暴走を防止す
る事が可能となる。
第２図は本発明の一実施例の回路構成を示す図である。
図中、１０は制御板であり、ＣＰＵＩＩと第一バスドラ
イバ／レジ−バエ２よりなっている。なおこの第一バス
ドライバ／レシーバ１２は、双方向バスドライバ／レシ
ーバ１２ａ と第一ドライバ１２ｂ。
イバ／レジ−バエ２よりなっている。なおこの第一バス
ドライバ／レシーバ１２は、双方向バスドライバ／レシ
ーバ１２ａ と第一ドライバ１２ｂ。
と第二ドライバ１２ｃを具備している。また２０はＲＡ
Ｍ板であり、第二バスドライバ／レシーバ２２と制御デ
ータを記憶するＲ Ａ Ｍ２１とＲＡ Ｍ２１の書き込
みと読みだしのタイミングを決めるタイミング生成部２
３よりなっている。なおこの第二バスドライバ／レシー
バ２２は、双方向バスドライバ／レシーバ２２ａ と第
一レシーバ２２ｂと第二レシーバ２２ｃとを具備し、更
に制御板ＩＯとＲＡＭ板２００問および制御板１０とＲ
ＡＭ板２０の内部は、データバス３１およびアドレスバ
ス３２を介して接続されている。
Ｍ板であり、第二バスドライバ／レシーバ２２と制御デ
ータを記憶するＲ Ａ Ｍ２１とＲＡ Ｍ２１の書き込
みと読みだしのタイミングを決めるタイミング生成部２
３よりなっている。なおこの第二バスドライバ／レシー
バ２２は、双方向バスドライバ／レシーバ２２ａ と第
一レシーバ２２ｂと第二レシーバ２２ｃとを具備し、更
に制御板ＩＯとＲＡＭ板２００問および制御板１０とＲ
ＡＭ板２０の内部は、データバス３１およびアドレスバ
ス３２を介して接続されている。
なおここまでは前記第３図および第４図と同一の構成で
あり同一の動作をとる。即ちＣＰ ＵｌｌがＲＡＭ板２
０との間でバス拡張を行うときは、制御データと書き込
みアドレスデータ及び書き込み／読みだしのタイミング
をとるクロック信号とＲＡＭ２１を読みだしまたは書き
込み状態に制御するり−ド／ライト信号（Ｒ／Ｗ信号）
の授受がＣＰＵＩＩとＲＡＭ板２０との間で行われてＣ
ＰＵバス拡張が実行されることは前記従来例の第３図お
よび第４図の通りである。
あり同一の動作をとる。即ちＣＰ ＵｌｌがＲＡＭ板２
０との間でバス拡張を行うときは、制御データと書き込
みアドレスデータ及び書き込み／読みだしのタイミング
をとるクロック信号とＲＡＭ２１を読みだしまたは書き
込み状態に制御するり−ド／ライト信号（Ｒ／Ｗ信号）
の授受がＣＰＵＩＩとＲＡＭ板２０との間で行われてＣ
ＰＵバス拡張が実行されることは前記従来例の第３図お
よび第４図の通りである。
本発明では、第一バスドライバ／レシーバ１２の内部に
監視信号受信手段１２−２に対応した第一レシーバ１２
ｄヲ設け、また第二バスドライバ／レシーバ２２の内部
には監視信号送出手段２２−２に対応した第一ドライバ
２２ｄを設け、更に電圧監視手段２４に対応した電圧監
視部２４ａをＲＡＭ板２０の内部に直接に設けている。
監視信号受信手段１２−２に対応した第一レシーバ１２
ｄヲ設け、また第二バスドライバ／レシーバ２２の内部
には監視信号送出手段２２−２に対応した第一ドライバ
２２ｄを設け、更に電圧監視手段２４に対応した電圧監
視部２４ａをＲＡＭ板２０の内部に直接に設けている。
本発明では、電圧監視部２４ａに例えば外部からの直流
電圧＋５■が印加されており、この直流電圧＋５ｖが安
定電圧に達するまでの間は“旧ｇｈ ’レベルとなりま
た直流電圧＋５■が安定電圧に達すると゛ＬｏＷ’レベ
ルに転する信号Ａを出力する。
電圧＋５■が印加されており、この直流電圧＋５ｖが安
定電圧に達するまでの間は“旧ｇｈ ’レベルとなりま
た直流電圧＋５■が安定電圧に達すると゛ＬｏＷ’レベ
ルに転する信号Ａを出力する。
この信号Ａは第二バスドライバ／レシーバ２２に入力し
て分岐され、一方の信号Ａは、双方向バスドライバ／レ
シーバ２２ａと第一レシーバ１２ｂと第二レシーバ２２
ｃに加えられ、また他の一つは第一ドライバ２２ｄに入
力される。この信号Ａが“旧ｇｈｌとなるとき、即ち直
流電圧＋５Ｖが安定電圧に達していない時は、“旧ｇｈ
’レベルの信号Ａは第一ドライバ２２ｄを介し第一レ
シーバ１２ｄに送られ、双方向バスドライバ／レシーバ
１２ａと第一ドライバ１２ｂと第二ドライバ１２ｃを閉
じて第一バスドライバ／レシーバ１２を「閉」にする。
て分岐され、一方の信号Ａは、双方向バスドライバ／レ
シーバ２２ａと第一レシーバ１２ｂと第二レシーバ２２
ｃに加えられ、また他の一つは第一ドライバ２２ｄに入
力される。この信号Ａが“旧ｇｈｌとなるとき、即ち直
流電圧＋５Ｖが安定電圧に達していない時は、“旧ｇｈ
’レベルの信号Ａは第一ドライバ２２ｄを介し第一レ
シーバ１２ｄに送られ、双方向バスドライバ／レシーバ
１２ａと第一ドライバ１２ｂと第二ドライバ１２ｃを閉
じて第一バスドライバ／レシーバ１２を「閉」にする。
更に他の一方の信号Ａは、第二バスドライバ／レシーバ
２２の双方向バスドライバ／レシーバ２２ａと第一レシ
ーバ１２ｂと第二レシーバ２２ｃを「閉」にする。この
結果、ＣＰＵＩＩの制御による制御板ＩＯからＲＡＭ板
２０への制御データの書き込みおよびＣＰＵＩＩの制御
によるＲＡＭ板２０から制御データへの制御データの読
みだしは停止され、ＣＰＵバス拡張は行われない。
２２の双方向バスドライバ／レシーバ２２ａと第一レシ
ーバ１２ｂと第二レシーバ２２ｃを「閉」にする。この
結果、ＣＰＵＩＩの制御による制御板ＩＯからＲＡＭ板
２０への制御データの書き込みおよびＣＰＵＩＩの制御
によるＲＡＭ板２０から制御データへの制御データの読
みだしは停止され、ＣＰＵバス拡張は行われない。
つぎに電源電圧が安定して直流電圧が＋５Ｖに達すると
、信号Ａは゛Ｌｏｗ’レベルになって第一バスドライバ
／レシーバ１２および第二バスドライバ／レシーバ２２
は「開」になり、ＣＰＵＩＩの制御による制御板１０か
らＲＡＭ板２０への制御データの書き込みおよびＣＰ
Ｕｌｌの制御によるＲＡＭ板２０から制御データへの制
御データの読みだしは開始されてバス拡張が正常に行わ
れる。
、信号Ａは゛Ｌｏｗ’レベルになって第一バスドライバ
／レシーバ１２および第二バスドライバ／レシーバ２２
は「開」になり、ＣＰＵＩＩの制御による制御板１０か
らＲＡＭ板２０への制御データの書き込みおよびＣＰ
Ｕｌｌの制御によるＲＡＭ板２０から制御データへの制
御データの読みだしは開始されてバス拡張が正常に行わ
れる。
以上の説明から明らかなように本発明によれば、ＲＡＭ
板の挿入時および離脱時にもＣＰＵバスへの影響をなく
し、従って挿入時および離脱時によるＣＰＵの暴走を防
止することができる。
板の挿入時および離脱時にもＣＰＵバスへの影響をなく
し、従って挿入時および離脱時によるＣＰＵの暴走を防
止することができる。
第１図は本発明の原理構成を示す図、
第２図は本発明の一実施例の構成を示す図、第３図は従
来の一実施例の構成を示す図、第４図はＣＰＵバス拡張
の動作を示す図、である。 図において、 １０は制御板、 １１は中央処理部（ＣＰ Ｕ）、 １２ハ第−バスドライバ／レシーバ、 １２−１は第一のバスデータ送受信手段、１２−２は監
視信号受信手段、 ２０はランダムアクセスメモリ板（ＲＡＭ板）、２１は
ランダムアクセスメモリ （ＲＡＭ）、２２は第二バス
ドライバ／レシーバ、 ２２−１は第二のバスデータ送受信手段、２２−２は監
視信号送出手段、 ２４は電圧監視手段、 ３０はＣＰＵバス、 を示す。
来の一実施例の構成を示す図、第４図はＣＰＵバス拡張
の動作を示す図、である。 図において、 １０は制御板、 １１は中央処理部（ＣＰ Ｕ）、 １２ハ第−バスドライバ／レシーバ、 １２−１は第一のバスデータ送受信手段、１２−２は監
視信号受信手段、 ２０はランダムアクセスメモリ板（ＲＡＭ板）、２１は
ランダムアクセスメモリ （ＲＡＭ）、２２は第二バス
ドライバ／レシーバ、 ２２−１は第二のバスデータ送受信手段、２２−２は監
視信号送出手段、 ２４は電圧監視手段、 ３０はＣＰＵバス、 を示す。
Claims (1)
- 【特許請求の範囲】 システムの制御を司る中央処理部（１１）とデータの授
受を行う第一のバスデータ送受信手段（１２−１）を有
せる第一バスドライバ／レシーバ（１２）を具備した制
御板（１０）と、データを格納するランダムアクセスメ
モリ（２１）とデータの授受を行う第二のバスデータ送
受信手段（２２−１）を有せる第二バスドライバ／レシ
ーバ（２２）を具備したランダムアクセスメモリ板（２
０）との間にてＣＰＵバス（３０）の拡張を行うものに
おいて、 前記ランダムアクセスメモリ板（２０）の内部に、前記
ランダムアクセスメモリ板（２０）の挿入および離脱時
の電圧変動を監視してアラーム信号を生成して分岐出力
し、一方の該アラーム信号を前記第二のバスデータ送受
信手段（２２−１）に入力して「閉」にする制御を行う
電圧監視手段（２４）と、前記第二バスドライバ／レシ
ーバ（２２）の内部に、前記電圧監視手段（２４）の出
力を入力して送出する監視信号送出手段（２２−２）と
、 前記監視信号送出手段（２２−２）の出力を入力して前
記第一のバスデータ送受信手段（１２−１）を「閉」に
する制御を行う監視信号受信手段（１２−２）とを設け
、 前記ランダムアクセスメモリ板２０の挿入と離脱時の電
圧変動を監視して、異常の際はＣＰＵバス（３０）を切
り離して中央処理部（１１）の暴走を防止するようにし
たことを特徴とするＣＰＵバス拡張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286474A JPH03147043A (ja) | 1989-11-01 | 1989-11-01 | Ｃｐｕバス拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286474A JPH03147043A (ja) | 1989-11-01 | 1989-11-01 | Ｃｐｕバス拡張回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147043A true JPH03147043A (ja) | 1991-06-24 |
Family
ID=17704864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286474A Pending JPH03147043A (ja) | 1989-11-01 | 1989-11-01 | Ｃｐｕバス拡張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014155721A1 (ja) * | 2013-03-29 | 2014-10-02 | 富士通株式会社 | 接続制御装置、情報処理装置、及び接続制御方法 |
-
1989
- 1989-11-01 JP JP1286474A patent/JPH03147043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014155721A1 (ja) * | 2013-03-29 | 2014-10-02 | 富士通株式会社 | 接続制御装置、情報処理装置、及び接続制御方法 |
| US10073800B2 (en) | 2013-03-29 | 2018-09-11 | Fujitsu Limited | Coupling controller, information processing apparatus and coupling control method |
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