JPH0314820Y2 - - Google Patents
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- JPH0314820Y2 JPH0314820Y2 JP1984081521U JP8152184U JPH0314820Y2 JP H0314820 Y2 JPH0314820 Y2 JP H0314820Y2 JP 1984081521 U JP1984081521 U JP 1984081521U JP 8152184 U JP8152184 U JP 8152184U JP H0314820 Y2 JPH0314820 Y2 JP H0314820Y2
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- Japan
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- signal
- transistors
- current
- transistor pair
- differential transistor
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、制御入力端子に供給される利得制
御信号によつて利得を制御する利得制御回路に関
する。
御信号によつて利得を制御する利得制御回路に関
する。
差動アンプを利用した利得制御回路が種々開発
され、実用化されている。第３図は、この種の利
得制御回路の動作原理を説明するための回路図で
あり、図においてＱ１，Ｑ２は差動アンプを構成
するトランジスタ（NPNトランジスタ）である。
これらトランジスタＱ１，Ｑ２の各エミツタは共
通接続された後に、可変電流源１を介して接地さ
れ、また、各々のコレクタは抵抗２，３（値は
各々R1，R2）を介して正電源端（電圧は＋Vcc）
に接続されている。そして、トランジスタＱ１，
Ｑ２の各ベースと接地点との間には利得制御電圧
VB1，VB2が各々供給され、可変電流源１に増幅
すべき入力信号に対応する電流Ipが流され、ま
た、トランジスタＱ１，Ｑ２の各々コレクタから
出力信号が取り出される。この場合、トランジス
タＱ１，Ｑ２の各コレクタ電流Ic1，Ic2は、各々
次式によつて表わされる。
され、実用化されている。第３図は、この種の利
得制御回路の動作原理を説明するための回路図で
あり、図においてＱ１，Ｑ２は差動アンプを構成
するトランジスタ（NPNトランジスタ）である。
これらトランジスタＱ１，Ｑ２の各エミツタは共
通接続された後に、可変電流源１を介して接地さ
れ、また、各々のコレクタは抵抗２，３（値は
各々R1，R2）を介して正電源端（電圧は＋Vcc）
に接続されている。そして、トランジスタＱ１，
Ｑ２の各ベースと接地点との間には利得制御電圧
VB1，VB2が各々供給され、可変電流源１に増幅
すべき入力信号に対応する電流Ipが流され、ま
た、トランジスタＱ１，Ｑ２の各々コレクタから
出力信号が取り出される。この場合、トランジス
タＱ１，Ｑ２の各コレクタ電流Ic1，Ic2は、各々
次式によつて表わされる。
Ic1＝α1・I0／１＋exp〓〓（VB2−VB1） …(1)
Ic2＝α2・I0／１＋exp〓〓（VB1−VB2） …(2)
ただし、Ｋ：ボルツマン定数1.381×10-23
〔Ｊ／deg〕
ｑ：電子電荷1.602×10-19〔クーロン〕
α1，α2：トランジスタQ1，Q2の各ベース接
地電流増幅率 Ｔ：絶対温度〔deg〕 そして、この(1)式、(2)式から判るように、第３
図に示す利得制御回路は、トランジスタＱ１，Ｑ
２による電流Ipの分流比が、制御電圧VB1，VB2に
よつて決まることを利用して利得の制御を行つて
いる。また、従来の利得制御回路におけるバイア
ス電流（無信号時における電流Ipであり、信号成
分に重畳する直流電流）は、利得制御回路が扱う
最大の電流量に対応して比較的高く設定されてお
り、トランジスタＱ１，Ｑ２にはＡ級増幅を行な
わせるようにしている。
地電流増幅率 Ｔ：絶対温度〔deg〕 そして、この(1)式、(2)式から判るように、第３
図に示す利得制御回路は、トランジスタＱ１，Ｑ
２による電流Ipの分流比が、制御電圧VB1，VB2に
よつて決まることを利用して利得の制御を行つて
いる。また、従来の利得制御回路におけるバイア
ス電流（無信号時における電流Ipであり、信号成
分に重畳する直流電流）は、利得制御回路が扱う
最大の電流量に対応して比較的高く設定されてお
り、トランジスタＱ１，Ｑ２にはＡ級増幅を行な
わせるようにしている。
ところで、出力信号中の雑音電圧enは、一般
に次式によつて表わされることが知られている。
に次式によつて表わされることが知られている。
ただし、k1，k2：比例定数
re：エミツタ抵抗値
RL：負荷抵抗値
Δf：等価雑音帯域幅
また、(3)式中のエミツタ抵抗値reは、次式によ
つて近似されることが知られており、 re≒26／IE〔mA〕 〔Ω〕 …(4) 前記(3)式、(4)式からエミツタ抵抗値reが小さい方
が、すなわち、エミツタ電流IEが少ない方が雑音
発生が小さいことが判る。
つて近似されることが知られており、 re≒26／IE〔mA〕 〔Ω〕 …(4) 前記(3)式、(4)式からエミツタ抵抗値reが小さい方
が、すなわち、エミツタ電流IEが少ない方が雑音
発生が小さいことが判る。
しかしながら、前述したように従来の利得制御
回路においては、トランジスタＱ１，Ｑ２の共通
エミツタ電流である電流Ipのバイアス成分が大き
いために、SN比が悪く、特に無信号時において
雑音が大となる問題があつた。そして、このよう
な欠点を回避するために、例えば差動トランジス
タペア（トランジスタＱ１，Ｑ２）を直列に数段
積上げ、これにより、見かけ上のエミツタ抵抗値
を増大させて雑音を抑制するという方法がとられ
ていたが、構成が複雑になつてしまうという幣害
が発生した。
回路においては、トランジスタＱ１，Ｑ２の共通
エミツタ電流である電流Ipのバイアス成分が大き
いために、SN比が悪く、特に無信号時において
雑音が大となる問題があつた。そして、このよう
な欠点を回避するために、例えば差動トランジス
タペア（トランジスタＱ１，Ｑ２）を直列に数段
積上げ、これにより、見かけ上のエミツタ抵抗値
を増大させて雑音を抑制するという方法がとられ
ていたが、構成が複雑になつてしまうという幣害
が発生した。
この考案は、前述した事情に鑑みてなされたも
ので、無信号時における雑音発生を大幅に抑制す
ることができる利得制御回路を提供することを目
的としている。
ので、無信号時における雑音発生を大幅に抑制す
ることができる利得制御回路を提供することを目
的としている。
この考案は、上述した問題点を解決するため
に、第１の差動トランジスタペアの各コレクタと
第２の差動トランジスタペアの各コレクタとを
各々共通接続するとともに、前記第１、第２の差
動トランジスタペアをカツトオフ点近傍で動作す
るようにＢ級にバイアスして入力信号が正の時前
記第１の差動トランジスタペアを駆動し、入力信
号が負の時前記第２の差動トランジスタペアを駆
動し、かつ、前記各共通コレクタから出力信号を
抽出するとともにＢ級動作によるクロスオーバ歪
を除去すべく前記出力信号を入力端へ帰還する帰
還ループを設け、さらに、前記第１、第２の差動
トランジスタペアを構成する各トランジスタのベ
ース電圧によつて利得を制御するようにしてい
る。
に、第１の差動トランジスタペアの各コレクタと
第２の差動トランジスタペアの各コレクタとを
各々共通接続するとともに、前記第１、第２の差
動トランジスタペアをカツトオフ点近傍で動作す
るようにＢ級にバイアスして入力信号が正の時前
記第１の差動トランジスタペアを駆動し、入力信
号が負の時前記第２の差動トランジスタペアを駆
動し、かつ、前記各共通コレクタから出力信号を
抽出するとともにＢ級動作によるクロスオーバ歪
を除去すべく前記出力信号を入力端へ帰還する帰
還ループを設け、さらに、前記第１、第２の差動
トランジスタペアを構成する各トランジスタのベ
ース電圧によつて利得を制御するようにしてい
る。
前述した構成をとつたために、第１、第２の差
動トランジスタペアのエミツタ抵抗が著しく増大
し、特に小信号時における雑音発生が大幅に抑制
される。
動トランジスタペアのエミツタ抵抗が著しく増大
し、特に小信号時における雑音発生が大幅に抑制
される。
以下、図面を参照してこの考案の実施例につい
て説明する。
て説明する。
第１図は、この考案の第１の実施例の構成を示
すブロツク図である。図において５は入力信号源
であり、この入力信号源５の一端は、入力端子
６、加算点７を順次介して抵抗８，９の各一端に
接続され、他端は接地されている。抵抗８の他端
は定電流源１０の出力端に接続されるとともに、
差動トランジスタペア１２を構成するトランジス
タＱ３，Ｑ４（PNPトランジスタ）の共通エミ
ツタに接続されている。トランジスタＱ３，Ｑ４
の各コレクタは、各々差動トランジスタペア１３
を構成するトランジスタＱ５，Ｑ６（NPNトラ
ンジスタ）の各コレクタに接続され、トランジス
タＱ３，Ｑ５のベースは共に接地されている。ま
た、トランジスタＱ４，Ｑ６の各ベースには利得
制御信号である電圧＋Vc，−Vcが各々印加され、
トランジスタＱ４，Ｑ６の共通コレクタはＩ−Ｖ
変換器（電流電圧変換器）１５の入力端に接続さ
れ、トランジスタＱ３，Ｑ５の共通コレクタはＩ
−Ｖ変換器１６の各入力端に接続されている。そ
して、トランジスタＱ５，Ｑ６のエミツタは共通
接続された後に抵抗９の他端と定電流源１４の入
力端に接続されている。Ｉ−Ｖ変換器１５，１６
の出力端は出力端子１７，１８に各々接続されて
おり、出力端子１７，１８間には直列接続された
抵抗１９，２０が介挿されている。抵抗１９，２
０の接続点はNIC（ネガテイブ・インピーダン
ス・コンバータ）２２の入力端に接続され、NIC
２２の出力端は加算点７に接続されている。この
場合のNIC２２は、入力端に印加される電圧の負
の実数倍の電圧を出力するいわゆる電圧反転型の
NICである。
すブロツク図である。図において５は入力信号源
であり、この入力信号源５の一端は、入力端子
６、加算点７を順次介して抵抗８，９の各一端に
接続され、他端は接地されている。抵抗８の他端
は定電流源１０の出力端に接続されるとともに、
差動トランジスタペア１２を構成するトランジス
タＱ３，Ｑ４（PNPトランジスタ）の共通エミ
ツタに接続されている。トランジスタＱ３，Ｑ４
の各コレクタは、各々差動トランジスタペア１３
を構成するトランジスタＱ５，Ｑ６（NPNトラ
ンジスタ）の各コレクタに接続され、トランジス
タＱ３，Ｑ５のベースは共に接地されている。ま
た、トランジスタＱ４，Ｑ６の各ベースには利得
制御信号である電圧＋Vc，−Vcが各々印加され、
トランジスタＱ４，Ｑ６の共通コレクタはＩ−Ｖ
変換器（電流電圧変換器）１５の入力端に接続さ
れ、トランジスタＱ３，Ｑ５の共通コレクタはＩ
−Ｖ変換器１６の各入力端に接続されている。そ
して、トランジスタＱ５，Ｑ６のエミツタは共通
接続された後に抵抗９の他端と定電流源１４の入
力端に接続されている。Ｉ−Ｖ変換器１５，１６
の出力端は出力端子１７，１８に各々接続されて
おり、出力端子１７，１８間には直列接続された
抵抗１９，２０が介挿されている。抵抗１９，２
０の接続点はNIC（ネガテイブ・インピーダン
ス・コンバータ）２２の入力端に接続され、NIC
２２の出力端は加算点７に接続されている。この
場合のNIC２２は、入力端に印加される電圧の負
の実数倍の電圧を出力するいわゆる電圧反転型の
NICである。
また、前述した構成における定電流源１０の入
力端および定電流源１４の出力端は各々電源＋
Ｂ，−Ｂに接続されるとともにこれらの設定電流
値は共にIccとなつており、この電流Iccの値はト
ランジスタＱ３〜Ｑ６のカツトオフ点よりやや大
きめの電流値に設定され、例えば、５〜15μA程
度の微小値に設定されている。また電圧＋Vc，−
Vcの絶対値は0.6〜0.8V程度の範囲に設定されて
おり、この結果、無信号時におけるトランジスタ
Ｑ３〜Ｑ６はカツトオフに極めて近い動作領域に
ある。すなわち、トランジスタＱ３〜Ｑ６は各々
Ｂ級にバイアスされている。
力端および定電流源１４の出力端は各々電源＋
Ｂ，−Ｂに接続されるとともにこれらの設定電流
値は共にIccとなつており、この電流Iccの値はト
ランジスタＱ３〜Ｑ６のカツトオフ点よりやや大
きめの電流値に設定され、例えば、５〜15μA程
度の微小値に設定されている。また電圧＋Vc，−
Vcの絶対値は0.6〜0.8V程度の範囲に設定されて
おり、この結果、無信号時におけるトランジスタ
Ｑ３〜Ｑ６はカツトオフに極めて近い動作領域に
ある。すなわち、トランジスタＱ３〜Ｑ６は各々
Ｂ級にバイアスされている。
次に、前述した構成によるこの実施例の動作を
説明する。
説明する。
まず、信号源５から出力される信号が正の期間
においては、信号電流が抵抗８を介してトランジ
スタＱ３，Ｑ４の共通エミツタに流れ込むととも
に、抵抗９を介して定電流源１４に流れ込む。こ
の場合、定電流源１４の設定電流Iccは10〜15μA
程度であるから、抵抗９を流れる電流は、この微
小な設定値以上にはならない。なおトランジスタ
Ｑ５，Ｑ６の側に流れ込もうとしても逆バイアス
となり流れ込めない。したがつて信号電流（mA
オーダ）のほとんどは抵抗８を介してトランジス
タＱ３，Ｑ４の共通エミツタに流入する電流i1と
なる。すなわち、抵抗９における電圧降下は抵抗
８における電圧降下に較べて著しく小となり、ト
ランジスタＱ５，Ｑ６の共通エミツタ電位が上昇
して逆バイアスとなり、同トランジスタＱ５，Ｑ
６がカツトオフ状態となる。そして、電流I1は電
圧＋Vcの値によつて定まる分流比に従つてトラ
ンジスタＱ３，Ｑ４に分流され、かつ、これら分
流された各電流はすべてトランジスタＱ３，Ｑ４
のコレクタを介してＩ−Ｖ変換器１５，１６の各
入力端に流入する。そして、Ｉ−Ｖ変換器１５，
１６の各出力端からは、流入した電流に対応する
値の電圧信号が出力される。
においては、信号電流が抵抗８を介してトランジ
スタＱ３，Ｑ４の共通エミツタに流れ込むととも
に、抵抗９を介して定電流源１４に流れ込む。こ
の場合、定電流源１４の設定電流Iccは10〜15μA
程度であるから、抵抗９を流れる電流は、この微
小な設定値以上にはならない。なおトランジスタ
Ｑ５，Ｑ６の側に流れ込もうとしても逆バイアス
となり流れ込めない。したがつて信号電流（mA
オーダ）のほとんどは抵抗８を介してトランジス
タＱ３，Ｑ４の共通エミツタに流入する電流i1と
なる。すなわち、抵抗９における電圧降下は抵抗
８における電圧降下に較べて著しく小となり、ト
ランジスタＱ５，Ｑ６の共通エミツタ電位が上昇
して逆バイアスとなり、同トランジスタＱ５，Ｑ
６がカツトオフ状態となる。そして、電流I1は電
圧＋Vcの値によつて定まる分流比に従つてトラ
ンジスタＱ３，Ｑ４に分流され、かつ、これら分
流された各電流はすべてトランジスタＱ３，Ｑ４
のコレクタを介してＩ−Ｖ変換器１５，１６の各
入力端に流入する。そして、Ｉ−Ｖ変換器１５，
１６の各出力端からは、流入した電流に対応する
値の電圧信号が出力される。
次に、信号源５から出力される電流が負の期間
に入ると、定電流源の出力端から抵抗８を介して
信号源５側に電流が流れるとともに、トランジス
タＱ５，Ｑ６の共通エミツタから抵抗９を介して
信号源５側に電流が流れ込む。この場合、抵抗８
を流れる電流は定電流源１０の設定電流Iccを超
えることがないから、信号電流のほとんどは電流
i2であり、トランジスタＱ５，Ｑ６の共通エミツ
タから流出する。すなわち、抵抗８における電圧
降下は、抵抗９における電圧降下に較べて著しく
小となり、トランジスタＱ３，Ｑ４の共通エミツ
タ電位が下降して逆バイアスとなり、同トランジ
スタＱ３，Ｑ４がカツトオフする。一方、トラン
ジスタＱ５，Ｑ６は動作状態にあるから、Ｉ−Ｖ
変換器１５，１６の各入力端からは、電圧−Vc
によつて定まる分流比に応じた電流が流出し、こ
れらの電流がトランジスタＱ５，Ｑ６のエミツタ
を介して抵抗９に流れ込み、前述した電流i2とな
る。そして、Ｉ−Ｖ変換器１５，１６からは流出
した電流に対応する値の電圧信号が出力される。
に入ると、定電流源の出力端から抵抗８を介して
信号源５側に電流が流れるとともに、トランジス
タＱ５，Ｑ６の共通エミツタから抵抗９を介して
信号源５側に電流が流れ込む。この場合、抵抗８
を流れる電流は定電流源１０の設定電流Iccを超
えることがないから、信号電流のほとんどは電流
i2であり、トランジスタＱ５，Ｑ６の共通エミツ
タから流出する。すなわち、抵抗８における電圧
降下は、抵抗９における電圧降下に較べて著しく
小となり、トランジスタＱ３，Ｑ４の共通エミツ
タ電位が下降して逆バイアスとなり、同トランジ
スタＱ３，Ｑ４がカツトオフする。一方、トラン
ジスタＱ５，Ｑ６は動作状態にあるから、Ｉ−Ｖ
変換器１５，１６の各入力端からは、電圧−Vc
によつて定まる分流比に応じた電流が流出し、こ
れらの電流がトランジスタＱ５，Ｑ６のエミツタ
を介して抵抗９に流れ込み、前述した電流i2とな
る。そして、Ｉ−Ｖ変換器１５，１６からは流出
した電流に対応する値の電圧信号が出力される。
このように、前述した回路においては、信号源
５の出力信号が正の期間は、トランジスタペア１
３がカツトオフし、トランジスタペア１２が動作
状態となつて電流i1が流れ、信号源５の出力信号
が負の期間は、トランジスタペア１２がカツトオ
フし、トランジスタペア１３が動作状態となつて
電流I2が流れる。また、この場合、トランジスタ
ペア１２，１３はカツトオフする際に逆バイアス
されるので、ベースーエミツタ間容量に逆充電が
行なわれ、この逆充電電荷の影響により、次のタ
ーンオンが遅れる事態が発生する。すなわち、電
流i1とi2の継ぎ目に大きなクロスオーバ歪が発生
するおそれがある。前述したNIC２２は、このク
ロスオーバ歪を除去するために設けられており、
Ｉ−Ｖ変換器１５，１６の出力電圧の合成値の反
転電圧を加算点７へ出力し、ターンオンの遅れを
除去している。すなわち、NIC２２はクロスオー
バ歪を補正する帰還ループを構成している。
５の出力信号が正の期間は、トランジスタペア１
３がカツトオフし、トランジスタペア１２が動作
状態となつて電流i1が流れ、信号源５の出力信号
が負の期間は、トランジスタペア１２がカツトオ
フし、トランジスタペア１３が動作状態となつて
電流I2が流れる。また、この場合、トランジスタ
ペア１２，１３はカツトオフする際に逆バイアス
されるので、ベースーエミツタ間容量に逆充電が
行なわれ、この逆充電電荷の影響により、次のタ
ーンオンが遅れる事態が発生する。すなわち、電
流i1とi2の継ぎ目に大きなクロスオーバ歪が発生
するおそれがある。前述したNIC２２は、このク
ロスオーバ歪を除去するために設けられており、
Ｉ−Ｖ変換器１５，１６の出力電圧の合成値の反
転電圧を加算点７へ出力し、ターンオンの遅れを
除去している。すなわち、NIC２２はクロスオー
バ歪を補正する帰還ループを構成している。
また、前述した回路において無信号時の場合
は、極めて微小な電流IccがトランジスタＱ３，
Ｑ４およびＱ５，Ｑ６に各々分流されて流れるの
みであるから、各トランジスタのエミツタ抵抗値
が極めて高くなり（第(4)式参照）、雑音発生は著
しく低減される。
は、極めて微小な電流IccがトランジスタＱ３，
Ｑ４およびＱ５，Ｑ６に各々分流されて流れるの
みであるから、各トランジスタのエミツタ抵抗値
が極めて高くなり（第(4)式参照）、雑音発生は著
しく低減される。
第２図は、この考案の第２の実施例の構成を示
す回路図であり、第１図の各部と対応する部分に
は同一の符号を付しその説明を省略する。
す回路図であり、第１図の各部と対応する部分に
は同一の符号を付しその説明を省略する。
この第２の実施例が前述した第１の実施例と異
なつている点は、NIC２２に代えて全波整流回路
２５、波形反転回路２６、および抵抗２７，２８
が設けられている点である。以下に動作を説明す
る。
なつている点は、NIC２２に代えて全波整流回路
２５、波形反転回路２６、および抵抗２７，２８
が設けられている点である。以下に動作を説明す
る。
今、信号源５から出力される信号が正の期間で
あつたとすると、この信号電流が抵抗８，９を介
してトランジスタペア１２の共通エミツタおよび
定電流源１４流れ込もうとする。この場合、信号
電流の絶対値信号である全波整流回路２５の出力
信号eaが、抵抗２７を介してトランジスタペア
１２の共通エミツタに供給されるから、同共通エ
ミツタには抵抗８を流れる電流のほぼ２倍の電流
が流れ込む。一方、波形反転回路２６の出力端か
らは信号eaの反転信号が出力されるから、抵
抗９を流れる電流は抵抗２８を介して波形反転回
路２６の出力端に吸収される。この結果、トラン
ジスタペア１３の共通エミツタ電位はほとんど変
わらず、同トランジスタペア１３はカツトオフに
極めて近い状態を維持する。したがつて、抵抗
８，２７を介してトランジスタペア１２の共通エ
ミツタに流れ込んだ電流は、電圧＋Vcによつて
定まる分流比に従つてトランジスタＱ３，Ｑ４に
分流され、同トランジスタＱ３，Ｑ４のコレクタ
を介して、Ｉ−Ｖ変換器１５，１６の各入力端に
流れ込む。
あつたとすると、この信号電流が抵抗８，９を介
してトランジスタペア１２の共通エミツタおよび
定電流源１４流れ込もうとする。この場合、信号
電流の絶対値信号である全波整流回路２５の出力
信号eaが、抵抗２７を介してトランジスタペア
１２の共通エミツタに供給されるから、同共通エ
ミツタには抵抗８を流れる電流のほぼ２倍の電流
が流れ込む。一方、波形反転回路２６の出力端か
らは信号eaの反転信号が出力されるから、抵
抗９を流れる電流は抵抗２８を介して波形反転回
路２６の出力端に吸収される。この結果、トラン
ジスタペア１３の共通エミツタ電位はほとんど変
わらず、同トランジスタペア１３はカツトオフに
極めて近い状態を維持する。したがつて、抵抗
８，２７を介してトランジスタペア１２の共通エ
ミツタに流れ込んだ電流は、電圧＋Vcによつて
定まる分流比に従つてトランジスタＱ３，Ｑ４に
分流され、同トランジスタＱ３，Ｑ４のコレクタ
を介して、Ｉ−Ｖ変換器１５，１６の各入力端に
流れ込む。
また、信号源５から出力される信号が負の期間
のときは、トランジスタペア１２と１３の動作状
態が入れ替り、他の動作は上述の場合と同様にな
る。
のときは、トランジスタペア１２と１３の動作状
態が入れ替り、他の動作は上述の場合と同様にな
る。
このように、第２の実施例においては、非動作
状態にあるトランジスタペア１２（または１３）
を逆バイアスにせずに、カツトオフ点に極めて近
い点で順バイアスし、これにより、逆バイアスに
よるベースーエミツタ間の逆充電を回避してター
ンオンの遅延を防止し、クロスオーバ歪の発生を
除去するようにしている。また、無信号時におい
ては、前述した第１の実施例と同様に、トランジ
スタペア１２，１３に極めて微小な電流Iccが流
れるのみであるから、これらのトランジスタペア
１２，１３はカツトオフ点に極めて近い点でバイ
アスされ、これにより、無信号時における雑音発
生が大幅に抑制される。
状態にあるトランジスタペア１２（または１３）
を逆バイアスにせずに、カツトオフ点に極めて近
い点で順バイアスし、これにより、逆バイアスに
よるベースーエミツタ間の逆充電を回避してター
ンオンの遅延を防止し、クロスオーバ歪の発生を
除去するようにしている。また、無信号時におい
ては、前述した第１の実施例と同様に、トランジ
スタペア１２，１３に極めて微小な電流Iccが流
れるのみであるから、これらのトランジスタペア
１２，１３はカツトオフ点に極めて近い点でバイ
アスされ、これにより、無信号時における雑音発
生が大幅に抑制される。
なお、以上の各実施例では、利得制御信号の与
え方として、トランジスタＱ３，Ｑ５の各ベース
は接地し、トランジスタＱ４，Ｑ６の各ベースに
電圧＋Vc，−Vcを印加するように構成してある
が、この考案はこれに限らず、各トランジスタペ
アの分流比が所定の如く変化し得るような種々の
与え方が適用し得るのは勿論である。
え方として、トランジスタＱ３，Ｑ５の各ベース
は接地し、トランジスタＱ４，Ｑ６の各ベースに
電圧＋Vc，−Vcを印加するように構成してある
が、この考案はこれに限らず、各トランジスタペ
アの分流比が所定の如く変化し得るような種々の
与え方が適用し得るのは勿論である。
以上説明したようにこの考案によれば、第１の
差動トランジスタペアの各コレクタと第２の差動
トランジスタペアの各コレクタとを各々共通接続
するとともに、前記第１、第２の差動トランジス
タペアをカツトオフ点近傍で動作するようにＢ級
にバイアスして入力信号が正の時前記第１の差動
トランジスタペアを駆動し、入力信号が負の時前
記第２の差動トランジスタペアを駆動し、かつ、
前記各共通コレクタから出力信号を抽出するとと
もにＢ級動作によるクロスオーバ歪を除去すべく
前記出力信号を入力端へ帰還する帰還ループを設
け、さらに、前記第１、第２の差動トランジスタ
ペアを構成する各トランジスタのベース電圧によ
つて利得を制御するようにしたので、簡単な構成
で見掛け上のエミツタ抵抗reの値を極めて大きく
し得て、もつて無信号時および小信号時における
雑音発生を大幅に抑制することができる。
差動トランジスタペアの各コレクタと第２の差動
トランジスタペアの各コレクタとを各々共通接続
するとともに、前記第１、第２の差動トランジス
タペアをカツトオフ点近傍で動作するようにＢ級
にバイアスして入力信号が正の時前記第１の差動
トランジスタペアを駆動し、入力信号が負の時前
記第２の差動トランジスタペアを駆動し、かつ、
前記各共通コレクタから出力信号を抽出するとと
もにＢ級動作によるクロスオーバ歪を除去すべく
前記出力信号を入力端へ帰還する帰還ループを設
け、さらに、前記第１、第２の差動トランジスタ
ペアを構成する各トランジスタのベース電圧によ
つて利得を制御するようにしたので、簡単な構成
で見掛け上のエミツタ抵抗reの値を極めて大きく
し得て、もつて無信号時および小信号時における
雑音発生を大幅に抑制することができる。
第１図はこの考案の第１の実施例の構成を示す
回路図、第２図はこの考案の第２の実施例の構成
を示す回路図、第３図は従来の利得制御回路の構
成を示す回路図である。 Ｑ３，Ｑ４……トランジスタ（PNPトランジ
スタ）、Ｑ５，Ｑ６……トランジスタ（NPNトラ
ンジスタ）、１２，１３……トランジスタペア
（第１、第２の差動トランジスタペア）。
回路図、第２図はこの考案の第２の実施例の構成
を示す回路図、第３図は従来の利得制御回路の構
成を示す回路図である。 Ｑ３，Ｑ４……トランジスタ（PNPトランジ
スタ）、Ｑ５，Ｑ６……トランジスタ（NPNトラ
ンジスタ）、１２，１３……トランジスタペア
（第１、第２の差動トランジスタペア）。
Claims (1)
- 第１の差動トランジスタペアの各コレクタと第
２の差動トランジスタペアの各コレクタとを各々
共通接続するとともに、前記第１、第２の差動ト
ランジスタペアをカツトオフ点近傍で動作するよ
うにＢ級にバイアスして入力信号が正の時前記第
１の差動トランジスタペアを駆動し、入力信号が
負の時前記第２の差動トランジスタペアを駆動
し、かつ、前記各共通コレクタから出力信号を抽
出するとともにＢ級動作によるクロスオーバー歪
を除去すべく前記出力信号を入力端へ帰還する帰
還ループを設け、さらに、前記第１、第２の差動
トランジスタペアを構成する各トランジスタのベ
ース電圧によつて利得を制御することを特徴とす
る利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152184U JPS60193711U (ja) | 1984-06-01 | 1984-06-01 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8152184U JPS60193711U (ja) | 1984-06-01 | 1984-06-01 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193711U JPS60193711U (ja) | 1985-12-23 |
| JPH0314820Y2 true JPH0314820Y2 (ja) | 1991-04-02 |
Family
ID=30628379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8152184U Granted JPS60193711U (ja) | 1984-06-01 | 1984-06-01 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193711U (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815970B2 (ja) * | 1975-10-21 | 1983-03-29 | パイオニア株式会社 | デンアツセイギヨリトクチヨウセイカイロ |
| JPS5711513A (en) * | 1980-06-25 | 1982-01-21 | Pioneer Electronic Corp | Variable gain amplifying circuit |
| JPS5798022U (ja) * | 1980-12-09 | 1982-06-16 |
-
1984
- 1984-06-01 JP JP8152184U patent/JPS60193711U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193711U (ja) | 1985-12-23 |
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