JPH03148741A - バス拡張機構の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、コンピュータに係るバス拡張機構の制御方式
に関し、 複数のバス拡張機構を接続し、多くの周辺装置を実装す
ることを目的として、 周辺装置とバス拡張制御部との間に介在する拡張バスと
、拡張バスを特定するため中央処理装置より発行される
アドレス信号を検出するアドレス検出部と、アドレス検
出部からのアドレス検出信号があった場合には、中央処
理装置が発行するコマンド信号に係るバス拡張制御部の
回路での遅延時間分について、中央処理装置の処理を−
中断させるウェイト信号を生成するウェイト信号生成部
と、バスと拡張バスとの接続制御のためデータを保持し
、かつアドレス検出信号とデータの流れ方向を制御する
信号とに基づき当該データの流れ方向を決定するバス拡
張制御部とを有する構成である。

〔産業上の利用分野〕

本発明はバス拡張機構の制御方式に係り、特に中央処理
装置と、データを転送するためのバスとを有し、新たに
周辺装置を増設するためバスを拡張するバス拡張制御方
式に関する。

木方式により、一例えば１台のパーソナルコンピュータ
に複数のバス拡張ａ構が接続できるため、多くのオプシ
ョンカード（ユーザの任意選択により追加可能なプリン
ト配線板）、例えばモデム、バーコードリーダ等のＲ５
２３２Ｃインターフニースを持つ装置が接続できるＲ５
２３２Ｃカード、あるいは計測機器に関するＧＰ−ＩＢ
インターフェスを持つ装置が接続できるＧＰ−ＩＢカー
ドなどが実装でき、周辺装置の増設が可能となる。

〔従来の技術〕 従来、第５図に示すように中央処理装置５４と、中央処
理装置とデータを転送するためのバス５５と、バス上に
設置した周辺装置５７とを有する構成であり、コンピュ
ータ１台につき１個のバス機構を接続していた。

（発明が解決しようとする課題） ところで、バスを拡張しようとしても従来の方式では、
中央処理装置（以下ｒＣＰＵＪという）とそのバス拡張
機構において相互の接続タイミングが保証されていない
ため、バス拡張機構を複数接続しても２番目以降の拡張
機構に設置した周辺装置の動作が不可能であった。

そこで本発明は、ＣＰＵとバス拡張機構とのタイミング
を保証するため、各バス拡張機構に特定アドレスを設定
置、アドレス指定されたバス拡張機構内でウェイト信号
を生成しｄＰＵに適用させ、ＣＰＵとバス拡張機構との
タイミングの保証　をとることで複数のバス拡張機構を
接続可能にした拡張機構を提供することを目的としてな
されたものである。

（課題を解決するための手段） 以上の技術的課題を解決するため本発明は第１図に示す
ように、中央処理装置４と、データを転送するためのバ
ス５とを有し、新たに周辺装置７を増設するためバス５
を拡張するバス拡張制御方式において、周辺装置７とバ
ス拡張制御部３との間に介在する拡張バス６と、拡張バ
ス６を特定−するため中央処理装置４より発行されるア
ドレス信号を検出するアドレス検出部１と、アドレス検
出部ｌからのアドレス検出信号があった場合には、中央
処理装置４が発行するコマンド信号に係るバス拡張制御
部３の回路での遅延時間分について、中央処理装置４の
処理を中断させるウェイト信号を生成するウェイト信号
生成部２と、バス５と拡張バス６との接続制御のためデ
ータを保持し、かつアドレス検出信号とデータの流れ方
向を制御する信号とに基づき当該データの流れ方向を決
定するバス拡張制御部３とを有する。

（作用） 本発明に係るバス拡張機構の制御方式は次のように動作
する。第１図に示すように、まずＣＰＵ４から拡張バス
を特定するアドレス信号を出力する。当該出力されたア
ドレス信号をアドレス検出部ｌで検出し、アドレス検出
部１はアドレス検出信号をウェイト信号生成部２および
バス拡張制御部３に発行する。ウェイト信号生成部２で
は中央処理装置４が発行するコマンド信号によるバス拡
張制御部３の回路での遅延時間分の時間のタイミングが
取られ、前記アドレス検出信号があった場合には、当該
遅延時間分の時間巾のウェイト信号を生成しバス５に挿
入する。当該ウェイト信号によりＣＰＵ４の処理を中断
させ、バス拡張制御部３での処理の遅れと同期をとる。

バス拡張制御部３では、データを保持しかつアドレス検
出信号とデータの流れ方向を制御する信号とに基づき当
該保持データの流れの方向を決定しバス５と拡張バス６
を接続する。

〔実施例〕

続いて、本発明の実施例について説明する。

第２図に実施例に係る全体構成図を示す。当該実施例で
はＣＰＵ２４と、ＣＰＵ２４に接続されたバス２５と、
バス２５に複数のバス拡張機構２９ａ、２９ｂ、　〜２
９ｎとが接続されていることを表す。各バス拡張機構は
複数接続を可能とするため、それぞれアドレスｊ４１ｊ
ｌ　、＄１２°°、〜Ｎ°”が設定されている。例えば
ＣＰＵ２４がアドレスｌ”を指定してバス拡張機構２９
ａを選んだ場合、バス拡張機構２９ａではウェイト信号
を生成かつＣＰＵ２４のバスに挿入し。

ＣＰＵ２４と当該バス拡張機構２９ａとのタイミングの
保証をとることで当該拡張機構２９ａが有効に機能する
。他のバス拡張機構２９ｂ、〜２９ｎも同様に選択され
複数のバス拡張機構の接続が可能となる。

つぎに、第３図で実施例に係るブロック図を説明する。

第３図は第２図に示した図の一部を抜き出して詳細に示
したＣであり、ＣＰＵ２４と。

データを転送するためのバス２５と、バス拡張機構２９
ａとから構成される装 ブス拡張機構２９ａは、アドレス信号を検出するアドレ
ス検出部３１と、コマンド信号に係るバス拡張制御部３
３の回路での遅延時間分について、中央処理装置２４の
処理を中断させるウェイト信号を生成発行するウェイト
信号生成部３２と、バス２５と拡張バス３６との接続制
御を行なうバス拡張制御部３３と、バス２５を拡張した
拡張バス３６と、拡張バス３６上に実装され周辺装置３
７を接続するオプションカード３８と、周辺装置３７と
を有する。

ウェイト信号生成部３２は、コマンド信号の種類に応じ
て信号中を延長するためシフトレジスタ又はフリップフ
ロップからなるタイミング延長部３２ａ、３２ｂ、　〜
３２ｎと、ウェイト信号なバスに挿入するウェイト信号
出力部４２からなり、バス拡張制御部３３は信号の方向
を制御するバス方向制御部１３３およびデータ方向制御
部２３３と、コマンド信号を保持するコマンドパッファ
部３３３とアドレス信号を保持するアドレスバッファ部
４３３とデータ信号を保持するデータバッファ部５３３
とからなる。

続いて、第３図に示すバス拡張機構２９ａの動作を説明
する。ここで便宜上当該拡張機構のアドレスを１１”と
する。ＣＰＵ２４が当該拡張バス３６に接続された周辺
装置３７に対し入出力の処理を行なう場合、まずＣＰＵ
２４からアドレス１　ｓｏを指定したアドレス信号を送
出する。アドレス検出部３１はアドレスがｌであること
を検出した場合には、アドレス検出信号をウェイト信号
生成部３２およびバス拡張制御部３３に送出する。タイ
ミング延長部３２ａ、３２ｂ、〜３２ｎは、前記アドレ
ス検出信号があった場合ＣＰＵ基本クロックとを基にし
てＣＰＵからのコマンド信号の種類に応じてウェイト信
号の出力タイミングを延長する。すなわち各コマンド毎
の延長時間の長さは各タイミング延長部３２ａ。

３２ｂ、〜３２ｎのシフトレジスタのシフト数により決
定される。例えばコマンド（Ａ）に対してはタイミング
延長部３２ａで延長される。したがって、アドレス検出
信号が入力されると、ＣＰＵ基本クロックに基づき、タ
イミング延長部に内蔵されるシフトレジスタに含まれる
フリップフロップの段数分だけコマンド信号をシフトす
ることで信号の出力時間を延長させる。ウェイト信号出
力部４２では前記タイミング延長部で延長された時間分
ウェイト信号（ホルト命令信号）をバスに挿入しＣＰＵ
２４の処理をその間中断させる。バス拡張制御部３３で
は各信号毎にバッファを設けそれぞれコマンドパッファ
部３３３、アドレスバッファ部４３３．データバツフア
部５３３とし、コマンドパッファ部３３３、アドレスパ
ッファ部４３３に係る信号の流れ方向の制御をバス方向
制御部１３３で行ない、データバッファ部５３３に係る
データの流れ方向の制御をデータ方向制御部２３３で行
なう。このように、バス拡張制御部３３の回路での遅延
時間およびＣＰＵ本体と拡張機構を接続しているケーブ
ルの長さによる遅延時間分、ＣＰＵ２４の処理を中断し
て互いの同期を取ることで、ＣＰＵ２４と拡張パス３６
上に設定されたオプションカード３８とのタイミングが
保証され、オプションカード３８に接続された周辺装置
３７との入出力制御が正しく行われる。

他のバス拡張機構もアドレス選択されることで同様に作
用する。

次に、第４図について説明する。当該図ではコマンド（
Ａ）がウェイト信号により時間延長される場合のタイム
チャートを示す。ＣＰＵからのアドレス信号が発行され
その直後にコマンド信号（時間巾■）が出力される。当
該コマンド信号を受けてウェイト信号生成部でウェイト
信号（時間巾■）を発行する。ウェイト信号が発行され
ている間ＣＰＵは現在のコマンドの状態を保持するので
実質的なコマンドＡの実行時間は■＋■時間に延長され
る。

（発明の効果） 以上説明したように、バス拡張制御方式において拡張バ
スを特定するアドレスを設定し、当該アドレス検出によ
りＣＰＵに対するウェイト信号を発行してＣＰＵと同期
を取ることにより、コンピュータ１台に複数の拡張バス
が接続でき、多くの周辺装置が実装され効率の良いシス
テム構築が可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は実施例に係
る構成図、第３図は実施例に係るブロック図、第４図は
実施例に係る説明図、第５図は従来例に係るブロック図
である。 １．３１・・・アドレス検出部 ２．３２・・・ウェイト信号生成部 ３２ａ、３２ｂ、　〜３２ｎ＝タイ−ミング延長部４２
・・・ウェイト信号出力部 ３．３３・・・バス拡張制御部 １３３−・・バス方向制御部 ２３３・・・データ方向制御部 ３３３・・・コマンドバッファ部 ４３３・・・アドレスバッファ部 ５３３・・・データバッファ部 ４．２４．５４・・・中央処理装置（ＣＰＵ）５．２５
．５５・・・バス ６．３６・・・拡張バス ７．３７．５７・・・周辺装置 ３８・・・オプションカード ２９．２９ａ、２９ｂ、　〜２９ｎ ・・・バス拡張機構

Claims (1)

1. 【特許請求の範囲】 中央処理装置（４）と、データを転送するためのバス（
   ５）とを有し、新たに周辺装置（７）を増設するためバ
   ス（５）を拡張するバス拡張制御方式において、 周辺装置（７）とバス拡張制御部（３）との間に介在す
   る拡張バス（６）と、 拡張バス（６）を特定するため中央処理装置（４）より
   発行されるアドレス信号を検出するアドレス検出部（１
   ）と、 アドレス検出部（１）からのアドレス検出信号があった
   場合には、中央処理装置（４）が発行するコマンド信号
   に係るバス拡張制御部（３）の回路での遅延時間分につ
   いて、中央処理装置（４）の処理を中断させるウェイト
   信号を生成するウェイト信号生成部（２）と、 バス（５）と拡張バス（６）との接続制御のためデータ
   を保持し、かつアドレス検出信号とデータの流れ方向を
   制御する信号とに基づき当該データの流れ方向を決定す
   るバス拡張制御部（３）とを有することを特徴とするバ
   ス拡張機構の制御方式。